Устройство для преобразования частоты в код
Иллюстрации
Реферат
Г 5
О П И С A".Н,И. Е „„ 96604
ИЗОБРЕТЕН ИЯ
Союз Сееетсннк
Сецналнстнческнк т"еспублнк
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 25.05.77 (21) 2489297/18-21 (53)M. Кл.
Н 03 К 13/20
g 01 и 23/10 с присоединением заявки М— (23) Приоритет
ГесуМрстеекккй кеатет
СССР а дклвм кзебреткккк в вткриткй (53) УДК, 621.317. .761(088,8}
Опубликовано 05.11.79. Бюллетень %41
Дата опубликования описания 08,11.79 (72) Автор изобретения
Ю. В, Каллинников (7I ) Заявитель (54) УСТРОЙСТВО ДЛЯ ПРЕОБРАЗОВАНИЯ
ЧАСТОТЫ В КОД
Изобретение относится к измерительной технике, автоматике и вычислительной технике и может найти применение в быстродействующих преобразователях частоты в код, используемых в динами5 ческих информационно-измерительных и управляющих системах.
Известны быстродействующие преобразователи частоты в код, основанные на вычитании в течение периода измеряемой частоты из кода, пропорционального максимальыой измеряемой частоте импульсов, частота следования которых изменяется обратно пропорционально квадрату текущего времени, и содержащие генератор опорной частоты, вентиль, вычитаю ций счетчик и функциональный генератор переменной частоты (lj.
Однако известные устройства обладают динамической ошибкой, увеличивающейся с увеличением скорости изменения измеряемой частоты.
Наиболее близким по техническому решению к предлагаемому является известный преобразователь частоты в код, содержащий генератор опорной частоты, подключенный выходом через неуправляемый делитель частоты к счетному входу управляющего счетчика, выходы разрядов которого подключены через две схемы переноса кода к входам разрядов двух последовательно соединенных счетчиков-делителей, выходы которых подключены к управляющим входам соответствутощих схем переноса кода, вычитающий счетчик результата, счетный вход которого подключен к выходу второго счетчика-aeaHTeas через вентиль и блок управления, подключенный входом к входной клемме устройства, а выходами - к установочным входам вычитающего счетчика, счетчиковделителей и управляющего счетчика, к входу обнуления неуправляемого делителя частоты и к управляющему входу вентиля (21.
Известное устройство обладает высоким быстродействием и в конце каждого
696604 очередного периода измеряемой частоты формирует код, пропорциональный мгновенному значению измеряемой частоты в закончившемся периоде. Однако на протяжении следующего периода этот код 5 остается постоянным и меняется на но» вое значение лишь в конце следующего периода, хотя текущая частота может меняться за это время. То есть код на выходе устройства меняется ступеньками, тем большей величины, чем больше скорость изменения входной частоты. Это приводит к увеличению динамических ошибок измерения, возрастающих с увеличением скорости изменения измеряемой частоты. Кроме того, известное устройство имеет методическую ошибку, поскольку полученный код относят в нем к мгновенной частоте в конце закончившегося периода, тогда как он соответствует мгновенной частоте в середине измеренного периода. о
20
Целью изобретения является повышение точности, которое достигается путем уменьшения динамической ошибки и методической погрешности.
Поставленная цель достигается тем, что в устройство для преобразования частоты в код, содержащее. генератор оцорзо ной частоты, основной вентиль, последовательно соединенные две пересчетные схемы и реверсивный счетчик, неуправлямый делитель частоты, выход которого соединен со счетным входом основного
35 управляющего счетчика, выход которого через первый и второй -блоки переноса кода подключены к кодовым входам соответственно первой и второй пересчетных схем, управляющие входы которых соединены с выходами соответствующих пересчетных схем, дополнительно введены делитель частоты на два, делитель частоты на три, дешифратор, вентиль, элемент 4
ИЛИ, вычитающий счетчик, реверсивный счетчик результата, блок управления, блок дифференцирования, управляю:ций счетчик, пересчетная схема и три блока переноса кода, причем выход генератора .опорной частоты подключен через делитель частоты на два к счетному входу первой пересчетной схемы и нецосредственно ко входу неуправляемого делителя частоты и первому входу блока дифферен 55 цирования, первый и второй выходы которого соединены соответственно с первым входом блока управления и счетным вхо. дом реверсивного счетчика результата, выход первой пересчетной схемы подключен к управляющему входу дополнительной пересчетной схемы, выход которой подключен непосредственно к управляющему входу первого дополнительного блока переноса кода и через дополнительный вентиль к первому входу элемента ИЛИ, второй вход которого через основной вентиль подключен к выходу второй пересчетной схемы, выход элемента ИЛИ соединен с управляющим входом вычитающего счетчика, выход основного управляющего счетчика соединен непосредственнс со вторым входом блока дифференцирования и через дешифратор со вторым входом блока управления, третий вход которого подключен к входной шине, выход неуправляемого делителя частоты через последовательно соединенные делитель частоты на три, дополнительный управляющий счетчик и первый дополнительный блок переноса кода подключен к кодовым входам дополнительной пересчетной схемы, выход реверсивного счетчика через последовательно соединенные второй дополнительный блок переноса кода, вычита« ющий счетчик и третий дополнительный блок переноса кода подключен к кодовым входам реверсивного счетчика результата, блок дифференцирования содержит блок вычитания, три управляемых делителя частоты и два блока переноса кода, причем первая входная шина блока дифференцирования подключена к управляющим входам первого и второго управляемых делителей частоты, вторая входная шина блока дифференцирования через первый блок переноса кода подключена к кодовым входам первого и третьего управляемых делителей частоты, первый выход первого управляемого делителя частоты через второй блок переноса кода подключен к кодовым входам второго управляемого делителя частоты, выход которого соединен с первым входом блока вычитания, ко второму входу которого подключен второй выход первого управляемого делителя частоты, выходная шина блока дифференцирования соединена с первым выходом блока вычитания, второй выход которого через третий управляемый делитель частоты подключена ко второй выходной шине блока дифференцирования, и, кроме того, управляемый де литель частоты содержит последовательно соединенные регистр памяти, блок переноса кода и пересчетную схему, выход которой соединен с управляющим входом
40
5 6 96.6 блока переноса кода и второй выходной шиной управляемого делителя частоты, управляющим и кодовыми входами управляемого делителя частоты являются соответственно счетный вход пересчетной схемы и кодовые входы регистра памяти, первым выходом управляемого делителя частоты является выход регистра памяти, На чертеже изображена блок-схема устройства.
Устройство содержит генератор опорной частоты l, неуправляемый делитель частоты 2, делитель частоты 3 на два, делитель частоты 4 на три, пересчетные схемы 5 — 7, управляющие счетчики 8 и 9, вычитающий счетчик 10, реверсивный счетчик 1 1, реверсивный счетчик результата 12, блоки переноса кода 13 - 17, дешифратор 18, вентили
19 и 20, элем нт ИЛИ 21, блок управления 22 и блок дифференцирования 23.
Блок дифференцирования 23 содержит управляемые делит-JIB частоты 24 — 26, ?5 блок вычитания 27 и блоки переноса кода 28, 29. Каждый иэ управляемых делителей частоты включает в себя пересчетную схему 30 и регистр памяти 31, соединенных разрядами через блок перезо носа кода 32, управляющий вход которого подключен к выходу пересчетной схемы 30. Первый вход блока управления
22 подключен к входной шине устройства . Выходы блОка управления 22
35 подключены следующим образом: выходы
33 v 34 к входу обнуления и знаковому входу реверсивного счетчика результата
12, выход 35 - к управляющему входу блока переноса кода 17, выход 36 - к входу обнуления вычитающего счетчика, выход 37 - к управляющему входу блока переноса кода 16, выходы 38 и 39— к установочному и знаковому входам реверсивного счетчика 11, выход 40 — к входу обнуления регистра памяти в управляемом делителе частоты 25, выход
41 - управляющему входу блока переноса кода 29, выход 42 - к входам обнуления регистров памяти в управляемых делителях частоты 24 и 26, выход 43к управляющему входу блока переноса кода 28, выход 44 — к установочным вхо дам пересчетных схем 5 - 7 и управляющих счетчиков 8 и 9, выход 45 - к входам обнуления делителей частоты 2 - 4, выход 46 и 47 - к управляющим входам вентилей 19 и 20. Сигнальный выход 48 блока вычитания 27 подключен к сигналь» ному входу управляемого делителя час готы 26, а знаковый выход 49 блока
27 подключен ко второму входу блока управления 22, третий вход которого подключен к выходу дешифратора 18, подключенного к выходам разрядов основного управляющего счетчика 8, которые также подключены через блоки переноса кода 13, 14 и 28 к входам разрядов соответственно пересчетных схем 5 и 6 и регистров памяти 31 в управляемых делителя частоты 24 и 26. Выход генератора I подключен к сигнальным входам управляемых делителей частоты 24 и 25, через делитель частоты 3 на два — к счетному входу цересчетной схемы 5 и через неуправляемый делитель 2 — к. счетному входу основного управля-ощего счетчика 8. Выход делителя 2 через делитель частоты 4 на три подключен к счетному входу дополнительного управляющего счетчика 9, выходы разряда которого подключены к пересчетной схеме 7 через блок переноса кода 15, управляющий вход которого подключен к выходу пересчетной схемы 7, которая также подключена через вентиль 20 ко входу элемента ИЛИ
21. Выход пересчетной схемы 5 подключен к управляющему входу блока переноса кода 13 и к счетным входам пересчетной схемы 6 и 7. Выхад пересчетной схемы 6 подключен к управляющему входу блока переноса кода 14, к счетному входу реверсивного счетчика 11 и через вентиль 19 к входу элемента ИЛИ 21, выход которого подключен к счетному входу вычигающего счетчика 10. Выходы разрядов реверсивного счетчика 11 подключены через блок переноса кода
16 к входам разрядов вычитающего счетчика 10, выходы разрядов которого подключены через блок перекоса кода 17 к входам разрядов реверсивного счетчика результата 12, счетный вход которого подключен к выходу управляемого делителя 4 частоты 26 в блоке 23. Выходы разрядов регистра памяти 31 в управляемом делителе 24 подключен через блок переноса кода 29 к установочному входу управляемого делителя частоты 25. Выходы управляемых делителей частоты 24 и 25 подключены к входам блока вычитания 27.
Изобретение реализует следующий алгоритм: а „
И ЮАŠ— Х 5d+. (1) ВЬ1К 4
7 696694 гд gblx (t) - текущее значение выход- в ного кода; — м гн овени се зна чеп ие
1 входной частоты, соот- F ветствующее периоду, 5 т
1 °
h j . - приращение входной час- т
1 тоты за период Т„ п гI
- первая производная по р времени входной частоты, т соответствующая перио- 10 т ду Т у
- моменты окончания соот- р
1ю 1+1 ветственно Т„. и Т.
i+4 т периодов входной часто- К ты. в
3ror алгоритм известен по способу, основанному на обратно пропорциональном преобразовании в код временного интервала между импульсами измеряемой частоты и добавления после преобразования половины приращения измеряемой частоты на преобразованном временном интервале.и приращения, полученного ин- д тегрированием на текущем временном ин- с тервале измерения производной входной
25 б частоты, полученной на преобразованном к интервале. Благодаря добавлению к полу- н ченному в известном устройстве. коду по- с ловины приращения частоты за измеряе- П мый период устраняется методическая
30 в ошибка измерения, а добавление интег- 2 рала от производной измеряемой частоты п позволяет ввести коррекцию по скорости с измерения. измеряемой частоты, что в ко- н нечном счете увеличивает динамическую ее точность устройства. сх
В зависимости от знака приращения т измеряемой частоты предлагаемое устни ройство реализует два следующих алго40 ра
- ритма: сх ходы делителей частоты 2 и 3 с коэффициентами деления соответственно K u
Л. На выходе целителя 2 частота равна
1ь —, а Hà выходе делителя 3 часа равна Foz=- . Импульсы с часХ(э
I отой следования Го 1 поступают а вход елителя 4 с коэффициентом деления, авным трем. На выходе делителя 4 часо ота Равна Го Э = Э ЭК. ИмпУльсы с часотой Fo1 поступают на счетный вход правляющего счетчика 8, где они суммиуются на временном интервале, равном екущему периоду измеряемой частоты. од в счетчике 8 меняется линейно во ремени. о
N (t)=IF а = — .
О1 g (4)
Аналогично код в счетчике 9 будет еняться по выражению: н () - Хг д - — +
2 оЭ Яс (5)
Обратный код N (t) счетчика 8 кажым импульсом переполнения пересчетных хем 5 и 6 записывается в них через локк переноса кода 13 и 14. Обратный
on Я (т,) каждым импульсом переполения пересчетной схемы 7 записываетя в него через блок переноса кода 15. осле поступления каждого импульса ходной частоты . в блоке управления
2 вырабатываются сигналы управления, о которым делители 2, 3 и 4 обнуляютя, в счетчики 8 и 9 записывается едиица, а в пересчетные схемы 5, 6 и 7 обратный код 2 — 1. Пересчетные, И емы 5 и 6 работают как целители часоты с переменным коэффициентом делея, равным текущему коду М1(t) в упвляющем счетчике 8, а пересчетная ема 7 работает как делитель частоты с коэффициентом деления N (4), равным текущему коду в управляющем счетчике
9. На выходе пересчетной схемы 5 формируется сигнал с частотой
F q f К k обратно пропорциональной текущему времени.
Частота х„(Ф,) поступает на счетные входы пересчетных схем 6 и 7, где она делится соответственно на коэффициенты
N2,(®) N„h)
На выходе пересчетной схемы 6 фор55 мируется сигнал с частотой i-1
; — — -à — а
1
1 (1) =A
f;+1;ч н 1;-f,, 2 Ti
{3) Работает устройство следующим образом.
С выхода генератора 1 импульсы высокой опорной частоты Х поступают на
f„(t) к к (t) =
)ц (+) р {7) После cl T ;," .иия KoiKgol o импульса измеряемой iQ ..òîr:û f- в блоке 22 формируются сигналы управления, последовательно обнуляющие реверсивный счетчик результата 12, переписывающие из вычитающего счетчика 1 0 его код в счетчик 12 через блок переноса кода 17, обнуляющие счетчик 10 и переписывающие в него через блок переноса кода 16 код из счетчика 11. После установки в счетчике 11 кода Ng „и открывания одного из вентилей 19 ипи 20 начинается новый такт преобразования. Так как перед началом интегрирования в вычитаю-. щий счетчик 10 импульсов с выхода элемента ИЛИ 21 переписываегся код, соответсгвующий предыдущему Т „1 периоду, то после окончания очередного T . . --го периода в счетчике 10 в зависимости от знака приращения будет сформирован следующий код:
+ т;1 Т У е (1iМ-Х s (иж=
2 2 Э
МС1 КС тм„ Т, 4 т1 1 51,,2Ti Ж мин о Тддин
1О
3К
2Х Т (10) ИЛИ
35 т Т.
1 — 1
1 — Х z,ма -I,жд = ма кс тмин
Т
) а
40 О Л щи о Т Т
Полученный после окончания Т1 -го
45 периода код Ol из счетчика 1 0 переписывается в реверсивный счетчик 1 2 результата, где производится его алгебраическое суммирование с приращением, полученным текущим интегрированием на
50 интервале времени, равном периоду Т„ +< импульсов, поступающих на вход счетчика 12 с выхода блока дифференцирования 23, и частота следования которых пропорциональна производной входной частоты рассмотрим процесс формирования выходных импульсов в блоке дифференцирования 23.
9 69660-Г обратно пропорциональной квадрату текуще го вре ме ни.
На выходе пересчетной схемы 7 формируется сигнал с частотой (e)- „(М ъ к2
2 о
После поступления каждого импульса входной частоты „в блоке управления
22 в зависимости от знака приращения
A Х,1 вырабатываются сигналы управления, устанавливающие реверсивные счетчики 11 и 12 в одно из положений и открывающие один иэ вентилей 19 или 20.
Если знак приращения положительный (входная частота растет), то реверсивные счетчики 11 и 12 устанавливаются сигналами на выходах 39 и 34. на сложение, и открывается вентиль 20. При отрицательном знаке приращения (вход- 20 ная частота уменьшается) счетчики 11 и 12 устанавливаются на вычитание и открывается вентиль 19.
Интенгрирование входных импульсов в счетчиках 1 0 и 1 1 производится на интервале времени, равном разности меж ду текущим периодом и периодом Т„„„, соответствующим максимальной измеряемой частоте1м, Формирование этого интер-вала производится следующим образом. Пос- Э0 ле поступления очередного импульса входной частоты (начало очередного периода) в управляющем счетчике 8 начинают суммироваться импульсы частоты Е
После постУплениийт = о -Т . имТмин пульсов, которое происходит через интервал времени, равный Тмин, срабатывает дешифратор 18, подключенный к выходам разрядов счетчика 8. Сигнал с выхода дешифратора 1 8 поступает на вход блока управления 22 и в нем формируются сигналы, открывающие один иэ вентилей 19 или 20 и записывающие в счетчик к2
11 код 1ч = — — с задержкой МС1КС Хо " М14Н на время Т„нн относительно начала очередного периода. Так как интегрирование в счетчиках 11 и 10 заканчивается при поступлении следующего импульса входной частоты, т. е. по окончании очередного 1 -го периода, то время интегрирования равно йТ=Т„ — Г „„ . В счетчике 1 1 производится формирование в конце периода кода, пропорционального половине частоты, соответствующей предыдущему Т, 1 периоду
1-1 —,) Х, Юа (9)
1-1 мс1 кс -Т896604
11
"(т = Х „,М= т °, T. о,я (12) Таким образом, устройство реализует ., алгоритм, позволяющий компенсировать методическую ошибку и вводящий приращение, учитывающее скорость изменения входной частоты. Благодаря этому уменьшается динамическая ошибка устройства и результат будет меняться не ступенями, как в известном устройстве (2), а непрерывно, что существенно улучшает динамику замкнутых систем регулирования и измерения,"в которые входит устройство.
Частоты Г4 и F < поступают на входы блока вычитания 27. На выходе
48 блока 27 формируется частота, равная разности входных частот
А ь е„=Г„-Р =к я.-f ), («) а на выходе 49 формируется сигнал знака приращения входной частоты S1gп b f, 55 который поступает на вход блока управления 22. Частота и F1, пропорцио- нальная приращению мгновенного значеПосле окончания очередного Т1 -го периода входной частоты в управляющем счетчике 8 будет сформирован код пропорциональный периоду Т„
Этот код переносится через блок 28
10 в предварительно обнуленные регистры памяти 31 в управляемых, делителях частоты 24 и 26. Перед обнулением регистра 31 в управляемом делителе 24 код предыдущего периода Т< 4 из него пе.15 реписываетсч через блок переноса кода
29 в обнуленный регистр памяти управляемого делителя 25. Таким образом, в регистрах памяти управляемых делителей
24 и 26 после окончания Т„-го периода будет записан код, пропорциональный этому периоду, а в регистре памяти управляемого делителя 25 будет записан код, пропорциональный предыдущему у периоду. Жписанные в регист- 2 рах коды являются коэффициентами деления соответствующих управляемых делителей частоты. В делителях 24 и 25 производится деление опорной частоты поступающей на счетные входы пе- 3О ресчетной схемы 30 с выхода генератора 1, на коэффициенты деления соответственно Ny u N Каждым импуль1 . 114 сом.переполнения в счетчик 30 через блок переноса кода 32 записывается обратный код. На выходе пересчетной схемы 30, являющейся выходом делителя
24, формируется сигнал с частотой: о
40 (13)
На выходе делителя частоты 26 формируется сигнал с частотой: о
F = — =К, . (14) т.
1-1 ноя входной частоты за период Т„, поступает на сигнальный вход делителя
26, где она делится на код N ., за» писанный в регистре памяти делителя.
На выходе делителя 26 формируется сигнал с частотой аГ; к(У.- ;.„1 к ь | . К кг (>6)
1 К 1 пропорциональноГ первой производной входной частоты по времени. Импульсы частоты F интегрируются в реверсивном счетчике 12 на временном интервале, равном следующему периоду Т„+ =. На выходе реверсивного
1+1 4 счетчика результата 12 в зависимости от знака приращения частоты формируется выходной код: + + (2 о 2 1 2
K2 или
N (+) N Д.(К (1 г 1- вых - г- з
К К . кг б
1 1 5;t . (18) о
Формула изобретения
4,Устройство для преобразования частоты в код, содержащее генератор опорной частоты, основной вентиль, последовательно соединенные две пересчетные схемы и реверсивный счетчик, неуправляемый делитель частоты, выход которого соединен со счетным входом основного управляющего счетчика, выход которого че« рез первый и второй блоки переноса кода подключен к кодовым входам соответственно первой и второй пересчетных схем, управляющие входы которых соединены с выходами соответствующих пересчетных
696604 схем, отличающееся тем, .что, с целью повышения точности, в не го дополнительно введены делитель частоты на два, делитель частоты на три, дешифратор, вентиль, элемент ИЛИ, вычитающий счетчик, реверсивный счетчик результата, блок управления, блок дифференцирования, управляющий счетчик, пересчетная схема и три блока переноса кода, причем выход генератора опорной частоты подключен через делитель частоты на два к счетному входу первой пересчетной схемы и непосредственно ко входу неуправляемого делителя частоты и первому входу блока дифференцирования, первый и второй выходы которого соединены соответственно с первым входом блока управления и счетным входом реверсивного счетчика результата, выход первой пересчетной схемы подклю-. чен к управляющему входу дополнительной пересчетной схемы, выход которой подключен непосредственно к управляюцему входу первого дополнительного блока переноса кода и через дополнительный вентиль к первому входу элемента ИЛИ, второй вход которого через основной вентиль подключен к выходу второй пересчетной схемы, выход элемента ИЛИ сое« динен с управляощим входом вычитающего счетчика, выход основного управляющего счетчика соединен непосредственно со вторым входом блока дифференцирования и через дешифратора со вторым входом блока управления, третий вход которого подключен к входной шине, выход неуправляемого делителя частоты через последовательно соединенные делитель частоты на три, дополнительный управляющий счетчик и первый дополнительный блок переноса кода подключен к кодовым входам дополнительной пересчетной схемы, выход реверсивного счетчика через последовательно соединенные второй дополнительный блок переноса кода, вычитающий счетчик и третий дополнительный блок переноса кода подключен к кодовым входам реверсивного счетчика результата.
14
2. Устройство по и. 1, о т л и ч а— ю щ е е с я тем, что блок дифференцирования содержит блок вычитания, три управляемых делителя частоты и два бло5 ка переноса кода, причем первая входная шина блока дифференцирования подключена к управляющим входам первого и второго управляемых делителей частоты, вторая входная шина блока дифференцирования через первый блок пере :оса кода подключена к кодовым входам первого и третьего управляемых целителей частоты, первый выход первого управляемого делителя частоты через второй блок переноса кода подключен к кодовым входам второго управляемого делителя частоты, выход которого соединен с первым входом блока вычитания, ко второму входу которого подключен второй выход первого управляемого делителя частоты, выходная шина блока дифференцирования соединена с первым выходом блока вычитания, второй выход которого через третий управляемый делитель час25 тоты подключена ко второй выходной шине блока дифференцирования.
3. Устройство по пп. 1, 2, о т л ич а ю щ е е с я тем, что управляемый делитель частоты содержит последователь30 но соединенные регистр памяти, блок переноса кода и пересчетную схему, выход которой соединен с управляющим входом блока переноса кода и второй выходной шиной управляемого делителя час35 тоты„управляющим и кодовыми входами управляемого делителя частоты являют» ся соответственно счетный вход пересчетной схемы и кодовые входы регистра
4„памяти, первым выходом управляемого делителя, частоты является выход регистра памяти.
Источники информации, принятые во внимание при экспертизе
l. А. А. Мельников и др. О некоторых путях построения быстродействующих преобразователей частоты в код, Автометрия 1972, № 2.
2. Авторское свидетельство СССР
¹ 391490, кл. G 91 R 23/02, 1973.
696604
Составитель Л. Плетнева
Редактор Н, Веселкина ТехредЛ, Алферова Корректор Е, Лукач
Заказ 679 1/5 7 Тираж 1060 Подписное
UHHHllH Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушскаи наб„д. 4/5 филиал ППП «Патент", r. Ужгород, ул, Проектная, 4