Арифметическое устройство

Арифметическое устройство

Иллюстрации

Показать все

Реферат

 

(72) А втор изобретения

Н. В. Черкасский

Львовский ордена Ленина политехнический ийстнтут

1 (7t) Заявитель (54) АРИФМЕТИЧЕСКОЕ УСТРОЙСТВО

Изобретение относится к области вычислительной техники н может битв использовано для выполнения операций сложения, вычитания, умножения, делении н извлечения квадратного корня прн обработке больших массивов многоразрядных чн сел.

Известно арифметическое устройство

СЦВМ, в котором использован способ ум

;ноження с промежуточным суммированн ем частных производных и анализом четы- о рех старших разрядов и метод асннхрон ного деления, а извлечение корня производится методом итераций (1).

В указанном устройстве каждый цикл умножения характеризуется операцией с о15 женин н сдвига. Время умножения одной па ры разрядных чисел равно — (Т „- о®+ Тстав }, + 1 а время иэвлеченыя квадратйого корня в четыре раза больше. При обработке tn чисел, .вРемя увеличивается как минимум еще в 1и раэ. Таким образом, большой производи . тельностью и быстродействием это устройсжо не обладает.

Известно матричное арифметическое устройство, обладающее достаточно вы сокнм быстродействием $2/.

Однако, ето устройство не имеет большой производительности при обработке массива чисел. Обработку очередной пары чисел можно производить лишь тогда, когда будет получен предыдущий результат.

Наиболее близким по технической сущности к предложенному является арифметическое устройство, содержащее и последовательно соединенных однотипных блоков, прячем каждый блок содержит два регистра, комбинационный сумматор и триггер, выходы первого регистра каждого блока соединены с первой группой входов комбинационного сумматора того же блока, выход .1.;го разряда (1 = О,..., й-1) комбйнацнонного сумматора (К-1)ro блока (К =2, ...,n. ) соединен со входом (1+ 1)-го разряда первого регистра

К го блока, выход 1-го разряда второго регистра (К- 1)-го блока подключен

70 3804

3 ко входу 1 -ro разряда второго регистра

К-го блока, входы первого и второго регистров первого блока .соединены с пер вой и второй группами входов устройства j3).

Данное устройство не предназначено для вычисления результатов операций деления и извлечения квадратного корня.

Целью изобретения является расширение функциональных возможностей, звклю- 0 чающееся в возможности выполнения операций деления и йзвлечения квадратного корня.

Для достижения поставленной цели квж-t5 дый блок устройства содержит третий регистр, узел анализа переполнения комбинационного сумматора, первый и второй коммутаторы, входы узла анализа переполнения комбинационного сумматора каждо- 20 го блока соединены с выходами знакового разряда комбинационного сумматора, а выход подключен ко входу триггера и первому входу первого коммутатора, вы ход триггера подключен ко входу И -го 25 разряда третьего регистра и первому входу каждого разряда второго коммутатора, второй вход которого соединен с выходом первого разряда третьего регистра, третий и четвертый входы соединены с 30 прямым и инверсным выходами соответст- вукялего разряда второго регистра, выходы второго коммутатора соединены со второй группой входов комбйнационного сумматора, второй вход первоГо коммута-35 тора К-ро блока сиэединен с выходом

/ -го разрыдв второго регистра (К-1)-го блока, второй вход первого коммутатора первого блока соединей со входом устройства, первый, второй и третий управляю40 щие входы первого коммутатора соедине» ны соответственно с управляющей шиной умножения и деления, управляющей шиной извлечения корня и тактовой шиной устройства, выход 1 го разряда третьего регистра (1- 2, ..., n ) (K- 1)-го блока соединен со входом (1 - 1 )»го разряда третьего .регистра K ro блока, входы третьего регистра первого блока соединены с третьей группой входов устройства, 50 первый, второй и третий управляющие входы второго коммутатора соединены соответственно с управляющими шинами умножения, деления и извлечения корня уст55 . ройства, выход первого коммутатора vrlro блока (1и- 1, ..., H) соединен со входом м -го разряда второго регистра того же блока.

Для достижения поставленной цели первый коммутатор каждого блока устройства содержит также элемент И-ИЛИ, первая группа входов которого соединена со вторым и первым управляющим входами коммутатора, а вторая группа входов — с первым и вторым и третьим управляющими входами коммутатора, Кроме того, второй коммутатор каждого К -го (К- 1, ..., p ) блока устройства содержит. ц элементов И«ИЛИ (по одному в каждом разряде), причем первая группа входов каждого элемента И-ИЛИ соединена с первым управляющим, вторым и третьим входами коммутатора, вторая группа входов соединена со вторым управляющим, первым и четвертым входами коммутатора, первый и второй входы третьей группы входов первого — h --го элементов И-ИЛИ соединен с третьим управляющим и первым входами коммутатора, третий вход третьей группы входов (К +

+ 1)-го элемента И-ИЛИ соединен с четвертым входом коммутатора, а третьи входы третьей группы входов остальных элементов, И-ИЛИ соединены с третьими входами коммутатора.

На чертеже представлена функциональная схема арифметического устройства (изображены первые два блока устройства)..

Каждый блок арифметического устройства содержит регистры 1-3, комбинационный сумматор 4, узел 5 анализа переполнения комбинационного сумматора 4, триггер 6, первый коммутатор 7, представляющий собой элемент И ИЛИ, и вто» рой коммутатор 8, содержащий элементы

И-ИЛИ 9-11 (всего второй коммутатор

8 содержит и элементов И-ИЛИ, по числу разрядов регистра 2).

Регистр 1 1-го блока устройства предназначен для хранения и выдачи делимого, множителя, подкоренного выражения, регистры 1 остальных блоков служат для хранения, сдвига влево и выдачи остатков при делении и извлечении квадратного корня или частных сумм при умножении. Выходы регистров 1 соединены с входами сумматоров 4 тех же блоков устройства, (-. е выходы сумматоров 4 предыдущих блоков соединены с (a + 1)-ми входами регистров Х последующих блоков, Зна ковые разряды сумматоров 4. 1(-ых блоков через узлы 5 анализа переполнения комбинационных сумматоров 4 и первые коммутвто ры 7 соединены с К-ми входами регистров 2, а через триггеры 6 переполнения-5 7038 с 11 -ми разрядами регистров 3, 1 - е выходы регистров 3 предыдущих блоков соединены с (1 - 1)-ми входами регистров 3 последующих блоков.

Регистры 2 соединены следующим образом. -е прямые выходи предыдущих регистров 2 соединены с -ми входами последующих регистров 2, кроме (K+ 1)ых выходов регистров 2 К -ых блоков устройства (К- 1, ..., й-1), соединяющихся с К-ми входами последуюших регистров 2 через коммутаторы 7. Инверсные и прямые выходы регистров 2 соединены также с входами коммутаторов 8.

Входы первой группы входов каждого элементе И-ИЛИ 9-11 соединены с управляющей шиной "умножение" (Х ), с первым выходом регистра 3 и с прямым выходом соответствующего разряда регист-" ра 2. Входы второй группы входов этих же элементов соединены с управляющей шиной "деление (: ), с инверсным выходом соответствующего разряда регистра

2 и с выходом триггера 6 переполнения.

Входы третьей группы входов соединены с управляющей шиной извлечение квадратного корня (Г), с инверсным выходом (для К+1-ых И-ИЛИ коммутатора 8

K-го блока устройства) нли с прямым ВЫходом (для всех остальных элементов

31

И-ИЛИ коммутатора 8) регястра 2 и с выходом триггера 6 нереполнения.

Входы первой группы входов элемента И-ИЛИ коммутатора 7 соединены с з управляющей шиной "умножение, деление, а входы второй группы входов соеаннены с управляющей шиной извлечение квадратного корня и с тактирующим входом

ТИ 2.

Сложение производится только в двух младших разрядах с запоминанием переноса в отдельных триггерах, не показанных на чертеже, с последующей перезаписью результата предыдущей ступени обработки

45 в последующую.

Умножение массива чисел в арифметическом устройстве происходит следующим образом.

Первое множимое поступает в регистры 2 1-го блока, а первый множительв регистр 3, причем он располагаетса таким образом, что 1-й разряд регистра 3младший разряд множителя.

Умножение производят, младшими разрядами вперед при неподвижном множимом последовательнопараллельным способом.

В первой ступени обработки все разрады

1 множимого регястра 2 умножают нв 1-й

О1 6 младший разояд множителя регистра 3.

Если 1-ый разряд множителя равен единице, содержимое регистра 2 проходит нв сумматор .4 и складывается с нулевыми значениями регистра 1. В сумматоре 4 образуется первая частичная сумма произведения первого множимого на 1-й разряд первого множителя.

Со сдвигом вправо первая частичная сумма передается в регистр 1 2- .о блока. Первое мнохамое перенисывают в регистр 2 прямо, а множитель - в регистр

3 со сдвигом влево, твк что отбрасывается его 1-й младший разряд.

Во втором такте в освободив меся регистры 1-го олока поступают два следую- . щих числа, которые надо перемножить.

Аналогичным образом получают в сумматоре 4 первую частичную сумму произведения второго множимого на 1-й разряд второго множителя.

Одновременно во 2-с>м блоке в сумматоре 4- складЫвают первую частичную сумму регистра 1 с частичным произведением первого множимого регистра 2 на 2-й разряд первого множителя, получая таким образом вторую частичную сумму первой пары сомножителей.

Далее производят перезапись содержимых регистров и сумматоров 1-го и 2го блоков в последующие и прием третьей пары сомножителей в 1й блок. . Таким образом, на выходе сумматора

4 tl -го блока полное произведение первой пары чисел будет достигнуто через И тактов, а произведение всех последующих пар чисел будет появляться на выходе сумматора через каждый такт. Число тактов для . 6!. h -разрядных чисел равно rn -1 ц.

Деление выполняют методом деления, без восстановлении остатка.

Первое делимое заносят в регистр 1

1-го блока, первый делитель в регистр

2. Частное получают в регистре 3, причем. старший разряд заносят в -й разряд реп стра. Вычитание производят сложением в обратном модифицированном коде.

Передачу остатка иэ сумматора 4 в регистр 1 последующего блока производят с одним сдвигом. влево, но так квк цепи сдвига построены с одним сдвигом вправо, то для получения необходимого сдвкге производят двв сдвига влево и регистре 1. Делитель передают прямо в регистр 2, а цифры частного передают на регистр 3 со сдвигом влево. Последующие пары цифр поступают в освободившиеся регистры. Окончательный результат

703804

7 8 деления получают на выходе регистра 3 Ф о р м у л а и э о б р е т е н и я

И-го блока.

Знаковые разряды сумматора 4 через 1. Арифмеетиче?жое устройство, содерузел 5 анализа переполнения комбина??и- жащее tl последовательно соединенных онного сумматора 4 и триггер 6 перепол- 5 однотипных блоков, причем каждый блок пения управляют восстановлением остатка содержит два регистра, комбинационный в комбцнационном сумматоре 4 и опреде- сумматор и триггер, выходы первого реляют цйфру частного. При йоложител гистра каждого блока соединены с первой ном остатке в регистр 3 в tl-й р зряд группой входов комбинационного суммато эаписывают 1, а при отри??ательном - 0 1?? ра того же блока, выход 1 -го разряда и восстанавливают предыдущий. остаток. (j - О, ..., 1-1) кобминационного сум??е производя вычитания в сумматоре ". матора (К- 1)-го блока (К = 2, ..., 11 )

Извлечение квадратного корня вь?по"ня- соединен со входом (1 + 1) го разряда

?0r "школьным методом. Все «Региф Ры "первого реп? стра К -го блока, выход

1 и 2 и триггеры 6 сбрасываЮт ?? 0 э 15 g -го разряда второго регистра (К- 1 )а затем регисгрь? 2 устанавлива от в "1". го блока подключен ко входу ? -го

Первое Йодкоренное вь?раже??ие поступает разряда второго регистра К =.о блока, в регистр 1, а затем в сумматор 4 где входы первого и второго регистров перво происходит вычитание (сложение в обрат- ro блока соединены с первой и второй ном модифицированном коде) содержймоГо 20 группами входов устройства, о т л и ч а" регистра 2 с пропуском 2-? о разряда . ю щ е е с я тем, что, с целью расшире(101111 ...). Знаковый разряд определи- ния функциональных возможностей устрой "" е т зй ач ение первогб числа Результата в ства, заключающегося в возможности выобратном коде, который запись?вают во нслнения операций деления и извлечения второМ такте ТИ2 через коммутатор 7 в 25 .квадратного корня, каждый блок устрой. 1-й Разряд регистра 2. При положитель- сгва, сддержит третий регистр, узел анапой сумме 1 на выходе триггера 6 не лиза переполнения комбинационного сумйрепятствует сложе???по содержимого pe- . матора первый и вторей коммутаторы, гистров 1 и 2,а в результат записыва?от . входы узла анализа переполнения комби"0, При отрицательной сумме производят национного сумматора каждого блока соевосбтановление значения подкоренного вы" динены с выходами зиаковогб разряда ком» ражения, а в результат записывают 1 ° бинационного сумматора, а выход подклюСодержимое сумматора 4 пер -???o?-.»a- - чен ко вход.„триггера и первому входу ют в регистр 1 2-ro блока жалогичйо: - первого коммутатора, выхдд триггера подопера?п?и деления (со сдвигом влево на З5 ключен ко входу ?1-го разряда третьего два разряда). Значение 1-го разряда pe-. регистра и первому входу каждого раэрягистра 2 перописывают в этот же разряд да второго коммутатора, второй вход кого"регистра 2 последующего блока. В осно- .. рого соединен с выходом первого разряФ бодившийся регистр 1-Го блока прин??ма- да третьего регистра, третий и четвертый

?or Hoeoe подкоренное эна ?е"ие - в одь? соединены с прямым и инверсным

В 1-ом блоке""ЙРоизводя o??epact? ? ад выходами соответствующего разряда втовторым ойерыдом1ойовр™gBo во второй рого реги Ра, в. второго комму ступенй продолжают действия н д вторым тора соединень? со второй группой входов опеРа ?дом. Результат по??учают на выхо- . комбина?п?o?Noie-"сумм ора, второй вход де РегистРа 2 И-го блока в обРатном ко-, первого коммутатора К го блока соеди«45 нен с выходом К -? о разряда второго ре— гистра (К- 1)-го блока, второй вход перАРифметическое УстРойство пРи -мини- вого коммутатора первого блока соединен мальных дополнениях пригодно для об- со входом устройства, первый, второй и работки операндов, представленных с пла- третий управляющие входы первого коммувающей запятой. татора соединены соответственно с управляющей шиной умножения и делении, упСовмещение операций во времени поэ- равляющей шиной извлечения корня и так вдлилб получить структуру устройства бо товой шиной устройства, вьЫод j -го раз55 . лее экономичную по объему оборудования ряда третьего регистра (?: 2, ..., И ) и количеству связей между. узлами, чем . (К- 1)-го блока соединен со входом ,при параллельной работе отдельных ариф-, (j - 1)го разряда третьего регистра метич вских узлов. К;го блока, входы третьего регистра ïåp703804

9 вого блока соединены с третьей группой входов устройства, первый, второй и третий управляющие входы второго коммутатора соединены соответственно с управляющими шинами умножения, деления и извлечения корня устройства, выход первого коммутатора tn -го блока (tel= 1, л ) соединен со входом щ-го разряда второго регистра того же блока.

2. Арифметическое устройство по и. 1, >о о т л и ч а ю щ е е с я тем, что первый коммутатор каждого блока устройства содержит элемент И-ИЛИ, первая групйа входов которого соединена со вторым и первым управляющим входами коммутатор 15 ра, а вторая группа входов - с первым и вторым и третьим управляющими входами коммутатора.

3. Арифметическое устройство по п. 1, отличающее ся тем,чтовто- 20 рой коммутатор каждого - К -го (К= 1, - - ., И) блока устройства содержит И эле ментов И-ИЛИ (по одному в каждом pas

10 ряде), причем первая группа входов каждого элемента И-ИЛИ соединена с первым управляющим, вторым и третьим входами

КоММ ат ор а Втор ая групп & входов соеди непа со вторым управляющим, первым и четвертым входами коммутатора, первый и второй входы третьей группы входов первого - и -го элемента И-ИЛИ соединены с третьим управляющим и первым входами коммутатора, третий вход третьей группы входов (К+ 1) го элемента И-ИЛИ соединен с четвертым входом коммутатора, а третъи входы группы входов остальных элементов И-ИЛИ соединены с третьими входами коммутатора.

Источники ннформаиии, принятые во внимание при экспертизе

1. Авторское свидетельство. СССР

М 234753, кл. G 06 F 7/38, 1967.

2. Патент США 3 3535498, кл. 235-164, 1970.

3. Авторское свидетельство СССР

М 479111, кл. 9 06 Г 7/52, 1973.