Устройство для решения систем дифференциальных уравнений

Устройство для решения систем дифференциальных уравнений

Иллюстрации

Показать все

Реферат

 

Сева Советсник

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТИИвСТВУ (6f) Дополнительное к авт. сеид-еу (22) Заявлено 130777(2t) 2506824/18-24 с присоединением заявки М— (51)М. Кл.

G 06 F 15/32

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 25.1279. Бизллетемь 89 47 (53) УДК 681 335 (088,8) Дата опубликования описания 28.1 Ъ79 (72) Аеторы изобретения

Г.Е.Пухов, И.Н.Войтенков, В.И.Аствацатуров, A,È.Ñòàñþê и Э.П,Семагина (71) ЗЕЛЕитЕль, Институт электродинамики АН УССР, Опытное конструкторскотехнологическое бюро института металлофиэики AH УССР (54} УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ДИФФЕРЕНЦИАЛЬНЫХ

УРАВНЕНИЙ умножители, регистр адреса, дешифратор адреса, ""линейку триггеров, Это устройство позволяет находить решение системы двух дифференциаль» ных уравнений первого порядка (в общем случае порядок системы моделируемых уравнений не превышает. количества аналоговых интеграторов), причем операции интегрирования, умножения и суммирования быстроиэменяющихся переменных осуществляются в аналоговой части устройства.

Изобретение относится к вычисли тельной технике и может быть применено автономно либо,в комплексе с вычислительной машиной для решения с высокой точностью систем обыкно.-. венных дифференциальных уравнейий, например, в системах автоматическо.го управления динамическими объектами.

Известно устройство для решения систем дифференциальных уравнений

11),содержащее регистры функции., производных, приращений функции, производных и аргумент, регистр, старшей производной, регистры пос-.. тоянных и.переменных коэффициентов, блоки анализа, коммутатор, блок сдвига и блок элементов ИЛИ. Устройство предназначено только для решения однородных линейных дифференциальных уравнений.

Иэ известных устройств наиболее близким по технической сущности. к изобретению является устройство",рассмотренное в (2), Оно содержит блоки коммутации и блок управления.

Кроме того данное устройство включает аналого-цифровой и цифроаналоговые преобразователи, блоки аналоговых интеграторов, сумматоры, Основным недостатком известного устройства является сравнительно невысокая точность вычислений, Это обуславливается наличием существенных методических и инструментальных погрешностей: необходимость квантования по времени всех или части компонент вектора правых частей в случае аналогового интегрирования приводит к появлению значительной методической погрешности, Уменьшение последней путем повышения частоты квантования либо применения сложных аналоговых экстраполяторов приводит либо к увеличению требуемого быстродействия части устройства, определяющей квантованные значения векто705454 ра правых частей, либо к увеличению инструментальной погрешности, Целью настоящего изобретения является повышение точности устройства, С эюой целью в него введены реккурентно-вычислительный блок, 5 блок памяти, блок инвертирования, накопительно-сдвигающий блок и накопительно-сравнивающий блок, причем первый и второй выходы блока памяти подключены соответственно к.первому и второму входам накопительно,сдвигающего блока, третий, четвертый,,пятый и шестой выходы блока памяти подключены соответственно к первому, второму, третьему и четвертому входам реккурентно-вычислительного блока, пятый вход которого соединен с выходом первого блока коммутации, выход реккурентно-вычислительного блока подключен к третьему входу 2() накопительно-сдвигающего блока, ко входам первого и второго блоков коммутации и ко входу блока инвертирования, выход которого соединен со входом третьего блока коммутации, выходы накопительно-сдвигающего блока подключены соответственно ко входам четвертого и пятого блоков коммутации, выход четвертого блока коммутации соединен с шестым входом реккурентно-вычислительного блока, выходы второго, третьего и пятого блоков коммутации соединены соответственно с первым, вторым и третьим входами накопительно-сравнивающего блока, выход которого подключен 35 ко входу блока управления, выход которого соединен с управляющими входами блока памяти, накопительносдвигающего блока, накопительно-срав-: нивающего блока, первого, четверто- 4Q го и пятого блоков коммутации и триггера, первый и второй выходы которого соединены соответственно с управляющими входами второго и третьего блоков коммутации. 45

Кроме тбго, реккурентно-вычислительный блок устройства содержит два множителя, сумматор и группу элементов ИЛИ,,входы которых подключе ны соответственно к первому, пятому и шестому входам блока, второй, третий и четвертый входы которого подключены соответственно к первым входам первого множителя, сумматора и второго множителя. выход группы элементов ИЛИ подключен ко второму входу первого множителя, выход которого через; сумматор соединен со вторым входом второго множителя, выход которого подключен к выходам блока.

На чертеже представлена схема устройства для решения систем дифференциальных уравнений, со следующими обозначениями: блок 1 коммутации, реккурентно-вычислительный блок 2, блок 3 памяти, блок 4 инвертирования, накопительно-сдвигающий блок 5, блок 6 управления, триггер 7, блоки 8,9,10 и 11 коммутации и накопительно-сравнивающий блок 12, Реккурентно-вычислительный блок

2 содержит группу элементов 13 ИЛИ, множитель 14, сумматор 15, множитель 16, Накопительно-сдвигающий блок 5 включает: накапливающий сумматор 17,r регистры 18,19, узел 20 инвертирования.

Накопительно-сравнивающий блок.

12 состоит иэ группы элементов 21

ИЛИ, накапливающего сумматора 22 и схемы 23 сравнения.

Работу устройства можно пояснить на помере решения систем дифференциальных-уравнений вида

Bx (t\

+>(x(t)=f(t),x(o>=x

Для того, чтобы быть решенной рассматриваемым устройством, система дифференциальных уравнений (1) должна быть представлена путем подразделения интервала интегрирования (О,T) на N равных частей (подинтервалов) H=TN в вяле системы локальных уравнений ах, (t) А Х (х) = <х;(т), Х (о)=Ах<(Н), ОхехН <>) где R - (М = 2.((1Н+М, ) = о,1,..., hl-4, которая получается из исходной системы дифференциальных уравнений (1) путем переноса начала коОрдинат из точки 10 = 0 в точку t =1Н, .

1 причем имеет смысл локального времени, изменяющегося от = 0 до Г = H. Связи между 1м и (1 + 1) -м локальными уравнениями определяются из условия непрерывности

Х;(Н)=Х„ „(О)

Далее на следующем этапе подготовки исходной системы дифференциальных уравнений ° (1) для решения системы локальных дифференциальных уравнений (2) должна быть представлена на основе правил и формул преобразований Тейлора (Т- преобразований), определяющих связи между оригиналом x(t) и его Т-иэображением Х(к) иа основе соотношений

Н" I a" х()1 = к

Х(х) -х — р — 1 zx(t) = ix(н) х(х)„<Ю

ЬО к-.о

705454 где — символ перехода от x(t) к

Х(к) и, наоборот, от Х(к) к х (t), К вЂ” аргумент, принимающий целочисленные значения 0,1.2. ° . с ъ,в виде соответствующего этой системе 5 локальных уравнений Т - иэображения

k+3

Н ),-(1<+ )+AХ„(Ц= „(Ю, X,"(o)X(H), (g) где Х ®вектор к-х дискрет изображающей вектор х; (2) вектор — функции.

Г(Ж вЂ” вектор к-х дискрет изображающей вектор K„(Ñ) вектор — функцИи.

Устройство работает следующим образом. В соответствии с выражением 5 (4) для каждого подынтернала интервала О,Т интегрирования устройство вычисляет совокупность векторов дискрет на основе соотношения

«< " 11-1«(;1111="",111) >„«»="« "1 (5) то есть определяет векторы дискрет, Число Учитываемых дискрет и вели- чина шага интегрирования контроли-руются в устройстве в соответствии с формулой

Если число совпадающих цифр

;(разрядов) н праной и левой частях выражения (6) недостаточно, то устройство повторяет вычисления при -35 .уменьшенном шаге Н либо определяет большое число дискрет. Если условие (6), которое представляется в ниде

ll=lNi (;1) х (М)-к „(омЕ (f) 40 к=о где Š— заданная величина, характеризующая требуемую точность вычислений, выполняется с удовлетвоРительной точностью то устройство 45 осуществляет вычисление вектора первых дискрет следующего подйнтерва1 ла интегрирования в соответствии с выражением к=М„ 50

X. „(о)=к,.(о) = ) „.(Ю, к=о

t=iH (8) после чего в устройстве определяются векторы дискрет. Вычисления 55 повторяются аналогично. до достижения конца интервала интегрирования.

Работа устройства начинается с выдачи сигналов управления с выхода блока 6 управления на управляющие входы блока 3 памяти, первого 18 и второго 19 регистров. При поступлении этих сигналов происходит считывание из блока 3 памяти этих сигналов происходит считывание иэ блока 3 памяти и запись в регистры

18 и 19, начальных условий: н регистр 18 заносится код нуля, в регистр 19 заносится значение вектора дискрет Х z (()) . Одновременно из блока 3 памяти на входы элементов

13 ИЛИ поступает вектор дискрет

Х о (О) = хо . По сигналам упранления из блока 6, поступающим на управляющие входы триггера 7, схемы 23 сравнения, накапливающего сумматора

17 и накапливающего сумматора 22, осуществляется установка в них кодов нуля-нулевых начальных условий. По, сигналам управлейия, поступающим с выхода блока б на управляющий вход блока 11 комМутации, инвертированный вектор дискрет с выходов, блока

4 через блок 9 коммутации поступает на входы элементов 21 ИЛИ. По сигналам управления, поступающим из блока 6 на управляющий вход сумматора 22, осуществляется суммирование занесенного первоначального в него кода нуля и значения вектора дискрет. По сигналам управления, поступающим из блока б управления на управляющий вход блока 3 памяти, из последнего считываются : на первые входы множителя 14 значения компонент матрицы (A) постоянных коэффициентов на первый вход сумматора 15 значения компонентов вектора дискрет правых частей, на первый вход второго множителя 16 значение коэффициента

H / 1+1 . Таким образом, устройство реализует зависимость (5) при 1 ° о и к Π— вычисляет значение вектора дискрет, которое с выхода второго множителя 16 поступает на нходы блока 1, блока 4, накапливающего сумматора 17, блока 8. По сигналу упранления из блока б на управляющий вход накапливающего сумматора 17 осуществляется суммирование, в соответствии с (8), первоначально занесенного н него кода нуля с вектором х (1), Одновременно вектор х о (1) через открытый единичным сигналом с первого выхода триггера

7 блок 8 поступает через элементы

21 ИЛИ на вход накапливающего сумматора 22, н котором по сигналу упранления из блока 6 осуществляется нычисление текущего значения левой части условия (7), поступающей на вход схемы 23 сравнения. По сигналу управления, поступающему иэ блока 6 на управляющий вход схемы 23 сраннения проверяется выполнение услови (7) .

Если условие (7) ныполнено, то с выхода схемы 23 сравнения на вход блока б управления поступает код выполнения условия (7) и сигнал управления с выхода блока б поступает на управляющий вход блока 10, разрешая прохождение вектора, полученного в соответствии с выражением

705454 (Й), с выхода накапливающего cyM матора 17 на входы элементов 13 ИЛЙ.

Таким образом, в следующем цикле работы устройства на второй вход первого множителя 14 поступает вектор

К=Ь4

)(„(о)= Y X (tt) .ко о

Одновременно, по сигналу управления .с выходов блока б осуществЛяется запись в регистр 18 вектора (8) с выхода накапливающего сумматора

17, Следующим сигналом управления, поступающим с выхода блока 6 на управляющий вход регистра 19, осущест вляется перезапись (сдвиг) вектора .(8) из регистра 18 в регистр 19.

После этого, по сигналам управления из блока 6 управления осуществляется установка начальных (нулевых) условий (установка в, нуль ) триггера

7 схемы 23 сравнения, накапливающих сумматоров 17 и 22, и если конец интервала интегрирования не достигнут, то осуществляется следующий цикл . работы устройства аналогично описан ному sAtire, Если условие (7) не выполнено, то подачей сигнала из блока 6 управления на вход триггера 7 црслепний пеРеводится в противоположное состояние (в рассматриваемом случае †.единичное): единичный сигнал со второго

" выхода триггера 7 открывает блок 9коммутации, а нулевой сигнал с первого выхода триггера 7 закрывает блок

8. Аналогично описанному выше, устройство вычисляет следующий вектор дискрет, но на входы накапливающего сумматора 22 поступают с выхода блока 4 через блок 9, элементы 21 ИЛИ его инвертированное значение в соответствии с выражениями (6) и (7). В дальнейшем работа устройства аналогично описанному выше. В зависимости от результата проверки условия (7) осуществляется либо переход к следующему подынтервалу интегрирования, либо вычисление следующего на текущем подынтервале вектора дискрет неизвестных. На основе жесткого контроля точности результатов на каждом этапе вычислений обеспечиваются путем увеличения числа определяемых дискрет или уменьшением шага интегрирования любые заданные малые величины остаточных членов при суммировании конечного числа дискрет, т.е. обеспечивается практически любая требуемая точность вычислений.

Формула изобретения

1.устройство для решения систем дифференциальных уравнений, содержащее блоки коммутации,, блок управления, триггер, о т л и ч а ю щ е е с я тЕм, что, с целью повыаения точнос;

Источники информации, О принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 526905, кл.8 06 F 15/32, 1974.

2. Авторское свидетельство СССР

Р 481041, кл. 006 F 7/34, 1973 (прототип).

65 ти, в него введены реккурентновычислительный блок, блок памяти, блок инвертирования, накопительносдвигающий блок и накопительносравнивающий блок, причем первый и ..

S второй выходы блока памяти подключены соответственно к первому и второму входам накопительно-сдвигающего блока, третий, четвертый, пятый и шестой выходы блока памяти подклю10 чены соответственно к первому, второму, третьему и четвертому входам реккурентно-вычислительного блока, пятый вход которого соединен с выходом первого блока коммутаций,: выход реккурентно-вычислительного блока подключен к третьему входу накопительно-сдвигающего блока, ко входам первого и второго блоков коммутации и ко входу блока инвертирования, выход которого соединен со входом третьего блока коммутации, выходы накопительно-сдвигающего блока подключены соответственно ко входам четвертого и пятого блоков коммутации, выход четвертого блока коммутации соединен с шестым входом реккУРентно-вычислительного блока

I выходы второго, третьего и пятo1 e" блоков коммутации соединены соответственно с первым, вторым и третьим

ЗО входами накопительно-сравнивающего блока, выход которого подключен ко .входу блока управления, выход которого соединен с управляющими входами блока памяти,накопительно-сдвигающего блока„накопительно-сравнивающего бло4 ка,первого, четвертого и пятого блоков коммутации и триггера, первый и вто- ° рой выходы которого соединены соответственно с управляющими входами

40 второго и третьего блоков коммутации.

2. Устройство по п.1, о т л и— ч а ю щ е е с я :тем,что реккурентновычислительный блок содержит два

45 множителя, сумматор и группу элементов ИЛИ, входы кдторых подключены соответственно к первому, пятому и .шестому входам блока, второй, .третий и четвертый входй которого подклю

50 чены соответственно к первым входам первого множителя, сумматора и второго множителя, выход группы элементов ИЛИ подключен ко второму входу первого множителя, выход которого через сумма у тор соединен со вторым входом второго мнокителя, выход которого подключен к выходу блока.

705454 . Составитель A.Жеренов

Редактор Д,Милитеев Техред Н.Ковалева Корректор B.Áóòÿãà

Заказ 8032/52 Тираж 780 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.,д.4/5

Филиал ППП Патент, г.ужгород, ул.Проектная,4