Вычислительное устройство

Вычислительное устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Рес убвнк (6t ) Дополнительное к авт. свнд-ву (22)Заявленоp6 11 75 (21) 2189335/18-24 с присоединением заявки М(23) Приоритет

Опубликовано 25.12.79. Бюллетень М 47

Дата опубликования описания 28.12.79 твеуднретеенны0 квинтет

СССР в делам нзебретеннй н ютлрытий (72) Авторы изобретения

О. Н. Пьявченко, В, В. Владимиров, С. Н. Борисенко, Г. И. Чесноков и B. М. Антоничев! ! !

I (7I) Заявитель

Таганрогский радиотехнический институт им. B. 11. Калмыкова (54) ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к области цифровой вычислительной техники и пред назначено цля решения задач управле-- ния, содержащих операции извлечения корня, при жестких требованиях к весу и габаритам устройства.

Реализация известных устройств извлечения квадратного корня (.(1 требует больших затрат оборудования.

Известно вычислительное устройство, содержащее регистры памяти, согласую« щие регистры групп разряцов первого и второго операндов, согласующий регистр группы разрядов множйтеля-част.ного, формирователь разрядов частного, коммутатор считывания, коммутатор записи, согласующий элемент задержки, сумматор, коммутатор-умножитель, триггер знака суммы, согласующий регистр группы разрядов результата, узел формирования адреса регистра памяти, блок умножения на масштабный коэффициент 2, причем первый, второй и

Ы( третий входы коммутатора-умножителя

2 соединены с. выходами формирователя разрядов частотного и согласующих регистров групп разряцов второго операнда и множителя-частного, входы которых

S. поцключены к вьгходу коммутатора считывания, входы которого соединены с вы» ходами регистров памяти, выход согласующего регистра группы разрядов.первого операнда соединен через согласующий элемент задержки с первым входом сумматора, второй вход которого подключен к выходу коммутатора-умножителя,а выход — ко входу триггера знака сум мы, цругому входу формирователя разрядов частотного и входу согласующего регистра группы разрядов результата, выход которого соецинен со входом блока умножения на масштабный коэффици+ф ент 2, адресные входы регистров па-Е мяти соединены с выходами узла форми« рования адреса регистра памяти, а информационные входы регистров памяти соединень с выходами коммутатора записи, ко входам которого подключены выходы

7054

35

2 -ых разрядов (= (... —" ) блока умножения на масштабный коэффициент 2 и выход согласующего регистра группы разрядов множителя-частного, другой вход которого соединен с выходом формирователя разрядов частного, первый управляющий в ;од блока умножения

+1( на масштабный коэффициент 2-" соединен с шиной показателя масштабного коэффициента, а второй управляющий вход — с шиной управляющих потенциалов, которая соединена также со входом узла формирования адресов регистров памяти и с четвертым входом коммутатора-умножителя, выход коммутатора считывания соединен со входом согласующего регистра группы разрядов первого операнда f2).

В таком устройстве извлечение корня .осуществляется численным интегрирова20 кием по Стилтьесу эквивалентной системы дифференциальных уравнений Шеннона программным путем. Однако точность извлечения корня методом интенгрирова25 ния в окрестности нуля резко снижается, Введение в устройство аппаратной опе рации извлечения корня, обеспечивающей независимость точности от значения аргумента, по известным схемам приводит

30 к значительному усложнению.

Целью изобретения является расширение фуйкциональных Bîçìîæíîñòåé устройства -за счет введения операции извле чения квадратного корня.

Лля достижения поставленной цели устройство дополнительно содержит элементы 2И-ИЛИ, И, ИЛИ и НЕ, причем к первым входам первой и второй групп входов первого элемента 2И-ИЛИ под40 ключены соответственно выход первого элемента HE и единичный выход триггера знака суммы, нулевой выход которого соедийен с первыми входами элемента

И и первой группы входов второго эле- . мента 2И-ИЛИ, выходы элемента И и

45 первого элемента 2И-ИЛИ соединены с пятым входом коммутатора - умйожителя, входы второй группы входов второго элемента 2И-ИЛИ соединены с выходом

50 второго элемента HE и выходом блока умножения на масщтабный коэффициент

+ф

2, который подключен также к первому входу элемента ИЛИ, шина управляю="= - " щит йотенциалов подключена ко второму и третьему входам элемента И, входу первого глемента НЕ, вторым входам первой и второй групп входов первого элемен— -:та 2И-ИЛИ, второму входу элемента ИЛИ, 78 4 второму входу первой группы входов второго элемента 2И-ИЛИ и входу второго элемента НЕ, выходы элемента ИЛИ и второго элемента 2И-ИЛИ подключены ко входам коммутатора записи, выход согла сующего регистра группы разрядов множителя-частного подключен к другому входу согласующего регистра группы разрядов первого операнда.

Схема устройства представлена на чертеже.

Вычислительное устройство содержит согласующий регистр 1 группы разрядов первого операнда, согласующий эле- . мент 2 задержки, сумматор 3, согласуюший регистр 4 группы разрядов результата, согласующий регистр группы разрядов второго операнда 5, коммутаторумножитель 6, формирователь разрядов частного 7, согласующий регистр группы разрядов множителя-частного 8, блок умножения на масштабный коэффи+1( циент 2 9, коммутатор 10 считывания, оперативное запоминающее (ОЗУ) 11, содержащее регистры памяти 12 для запоминания результата Й, для запоминания константы 11,1... 100» 13, для запоминания константы 00,0...

011 — 14, коммутатор записи 15, узел формирования адреса регистра памяти

16, элемент И 17, элементы HE 18, 19, элементы 2И-ИЛИ 20, 21, триггер знака суммы 22, элемент ИЛИ 23, шина показателя масштабного коэффициента 24, шина управляющих потенциалов устройства управления 25.

В качестве триггера знака суммы 22 конструктивно может использоваться триггер, входящий в формирователь разрядов частного 7 и используемый для запоминания знака частичного остатка при делении.

На чертеже с целью отражения особенностей извлечения корня без детализации схемы формирователя разрядов частного 7, не обладающей какими либо оеобенностями, триггер знака суммы 22 . показан отдельным блоком.

Выход согласующего регистра группы разрядов первого операнда 1 соединен через согласующий элемент задержки 2 со входом сумматора 3, к первому входу коммутатора -умножителя 6 подключен выход согласующего регистра группы разрядов второго операнда 5, ко входам согласующих регистров первого 1 и второго 5 операндов и множителя-частного

8„ а также формирователя разрядов част7054 78 6

50 ного 7 подключен выход коммутатора считывания 1 О, вход которого соединен . с выходом ОЗУ 11, выход сумматора 3 соединен со входами триггера знака суммы 22 и согласующего регистра группы разрядов результата 4, а также со вторым входом формирователя разрядов частного 7, выход которого подключен ко входу согласующего регистра группы раз« рядов множителя-частного 8, выход кото- о рого соединен через коммутатор зийиси

15 с информационным входом ОЗУ 11, со вторым входом коммутатора-умножителя 6, к третьему входу которого под- ключен второй выход формирователя разрядов частного 7, выход согласующего регистра группы разрядов множителя частного 8 соединен со вторым входом согласующего регистра группы разрядов первого операнда 1, выход коммутатора-умножителя 6 соединен со вторым .входом сумматора 3, ко входам регистра . памяти 12, 13 и 14 подключены выходы узла формирования адреса. регистра . памяти 16, ко входам элемента 2И-ИЛИ

20 подключены выход элемента HE 18 и единичный выход триггера знака суммы

22, нулевой. выход которого соединен со входом элемента И 17 и со входом эле-. мента 2И-ИЛИ 21, ко входу элемента

2И-ИЛИ 21 подключен выход элемента

НЕ 19, выходы элемента И 17 и элемента 2И-ИЛИ 20 соединены с пятым входом коммутатора-умножителя, 6, выход . согласующего регистра групйы раз- З5 рядов результата 4 соединен со входом блока умножения на масштабный коэффициент 2- 9, к управляющему входу которого подключена шина показателя масш40 табного коэффициента 24, выходы второго, четвертого и далее (начиная с млад- . ших) разрядов блока умножения на масш +% табный. коэффициент 2 - 9 соединены со входом коммутатора записи 15 непосред45 ственно, выходы первого и третьего разрядов блока умножения на масштабный коэффициент 2- 9 соединены со входом коммутатора записи 15 через элемент

ИЛИ 23 и через элемент 2И-ИЛИ 21 соответственно, а шина управляющих потенциалов устройства управления 25 под.ключена ко второму управляющему входу блока умножения на масштабный коэффициент 2 9, K объединенным второму

Фф входу элемента И 17 и входам элемента

2И-ИЛИ 20, к объединенным третьему входу элемента И 17 и входу элемента

НЕ 18, к объединенным входу элемента!

2И-ИЛИ 21 и входу элемента HF 19, а также ко входам узла формирования адреса регистров памяти 16, к четвертому входу коммутатора умножителя 6 и ко второму входу элемента ИЛИ 23.

Вычисления в устройстве реализуются на основе макрооперации

4.М (ах+1 )-2,(3) где Х вЂ” первый операнд — второй операнд;

- 0,1; ф — - 1,0,1,2 или соответствует группе разрядов множителя, на которую одновременно умножается множимое.

Для реализации приведенного выражения в ОЗУ выбирается три регистра памяти, в которых хранится операнд х, операнд у, и ячейка, в которую записывается результат, причем, первый — является рабочим регистром первого операн- да, второй - рабочим регистром второго операнда, а третий - рабочим регистром результата. Так как одновременное обращение к ОЗУ по трем адресам невозможно, считывание операндов и запись результата производится группами разр*дов со сдвигом во времени. Для временного хранения и временного согласования в схеме используются согласующие регистры групп разрядов операндов и результата.Разрядность группы выбирается таким образом, чтобы суммарное время считывания груйпы разрядов двух операндов и записи груп ы разрядов результата не превышало времени обработки данной группы. Так, при времени (периоде,) считывания (записи) 500 нсек, двухраэрядном сумматоре и тактовой частоте работы сумматора 1мГц разрядность группы равна четырем (тетраде). Сдвиг информации в регистрах 1, 4, 5 - непрерывный. Для обеспечения одновременной подачи (компенсации разности времени считывания) первого и второго операндов на входы сумматора 3 в схеме пре» дусмотрен согласующий элемент задержки 2, причем в общем случае указанный элемент задержки ставится в цепи связи сумматора 3 с регистром операнда, в который информация считывается в первую очередь. Считывание информации в регистры 1 и 5 (эа исключением младших групп) совмещено во времени с вы- . числениями. Коэффициент в макрооперации (1) реализуется с помощью коммутатора-умножителя 6; при 0 = 0 инфор8

-1 чении корня; потенциал х2, действующий в первом цикле интегрирования; потенцив Х2, действующий в первых двух циклах при извлечении корня и в остальных не оговоренных выше операциях или циклах операций; — на второй вход элемента ИЛИ 23 признак четных циклов операции извлечения корня, начиная с четвертого и исключая последний;

- на вход элемента HE 19 признак четных циклов операции извлечения корня начиная с четвертого.

Последние два признака действуют только при записи в ОЗУ младшей группы разрядов реэультатв.

Операция извлечения корня двухадрес» ная и имеет вид -((А1) (А2). Первые

:два цикла операции являются подготовительными: в первом цикле константа

11,1... 100 из регистра 13 через коммутатор считывания 10, регистр 1, элемент задержки 2, сумматор 3, регистр 4, блок умножения нв масштабный коэффициент 2 — 9 (без сдвига), эле+М мент ИЛИ 23, элемент 2И-ИЛИ 21, коммутатор записи 15 записывается в регистр 12, являющийся в данной операции рабочей ячейкой промежуточных данных, во втором цикле аналогичным образом константа 00,0... 011 из регистра 14 перезаписывается в регистр ОЗУ, выбираемый адресом А2 команды. Перед началом -третьего цикла и далее через . и .циклов (tn --разрядность регистра 8) в регистр 8 из ОЗУ 11 по адресу Al группами разрядов, начиная со старшей, считывается подкоренное выражение. Перед началом пятого цикла и далее через два цикла в регистре 8 осуществляется сдвиг ийформации на двв разряда вправо.

В третьем цикле операции содержимое рабочей ячейки результата 1 2 (константа 11,1 ... 100 считывается в регистр 1, содержимое регистра А2 (константа 00,0... 011) считывается в регистр 5. На место двух младших разрядов константы 11,1... 100 в регистр 1 из регистра 8 перезаписываются два старших разряда подкоренного выражения. Нв,основе записанной в пер вом цикле ойервции в триггер знака суммы 22 единицы (энякв конствнты 11;1...

100) нв элементе 2И-ИЛИ 20 вырабатывается потенциал, открывающий цепь х (+l) коммутатора-умножителя 6 и на сумматоре 3 выполняется сложение содержимого регистров 1 и 5. Полученная

7 70547 мация в регистр 1 не считывается. Сумма (сЗх+ЪУ) с выхода сумматора 3 группами разрядов, записывается в регистр 4 и далее через блок умножения на мас% штабный коэффициент 9 со сдвигом на к раэряцов через элемент ИЛИ 23, элемент 2И-ИЛИ 21 и коммутатор записи 15 записывается в ОЗУ 11.

Кроме извлечения корня в вычислительном устройстве выпопняютоя операции:

- сложение;

- вычитание;

- получение модуля; !

- умножение; деление;

- интегрирование;

- квантование;

- Экстраполяция.

Для управления работой в устройство

" по шине управляющих потенциалов устрой» ства управления 25 поступают следующие йрйжаки и потенциалы:

- на узел формирования адреса регистра памяти 16 для выбора регистра памя-, ти результата 12 - признак нечетных "" - цйклов операции извлечения корня и по тенциалы записи. результатов при выполнении других операций; для выбора регистра памяти константы 11,1... 100 13 - признак перво го циКла операции извлечения корня;

- дпя выбора регистра памяти констан-ты 00,0 .. 011 14 - признак второго

tlHidIa операции извлечения корня, — яв четвертый вход коммутатора-умножителя 6 потенциал х (+1), действующий при извлечении корня в первом и далее в-четных циклах при сложении и квантовании - в первом цикле интегрировайия и в третьем цикле экстраполяции;

- потенциал х (-1), действующий при вычитании и в первом цикле экстраполя ции, и потенциал х (+2), действующий

В первом цикле экстРапопяции» 4>

- нв второй вхоц элемента И 17 приз- нак нечетных циклов операции извлечения корйя, начиная с третьего; на третий вход элемента И 17 по

*тенциал разрешения инвертирования вто рого операнда при извлечении корня;

- на третий вход блока умножения на маСштабный коэффициент 9 потейциал, действующий пои выполнений умно жения3 потенциал х2, действующий в нечетных циклах, начиная с третьего, операции извлечения корня; потенциал х 2 действующий при делении и в четных циклах, начиная с четвертого при извле705478

10 сумма через регистр 4, .блок умножения на масштабный коэффициент 2 — 119 (по цепи х 2 ) элемент ИЛИ 23, элемент .2

2И-ИЛИ 21, коммутатор записи 15 засылается в ОЗУ в регистр 12. Знак по Э лученной суммы записывается в триггер знака 22 и управляет цепями х(+1) и. . х (-1) коммутатора-умножителя 6 в следующем нечетном цикле. Выполнение последующих нечетных циклов отличает ся тем, что вместо константы 11,1

100 используется полученная в преды душем нечетном цикле сумма, а вместо константы 00,0... 011 - полученное в предшествутощем четном цикле очередное приближение корня. В случае, eciw знак суммы равен нулю,в послецукнцем, нечетном цикле на элементе И 17 вырабатывается сигнал, открывающий цепь

x (-1) коммутатора-умножителя 6 и про изводится вычитание содержимого регистра

5 из содержимого регистра 1. Причем, потен циал разрешения инвертирования второго операнда, поступающий на третий вход элемента И 17 и на вход элемента HE 18 действует с момента прохождения через коммутатор-умножитель 6 третьего,,начиная с младших, разряда. Первые два разряда содержимого регистра 5, прохо-дят через коммутатор-умножитель 6 IIQ цепи х(+1), открытой элементом

2И-ИЛИ 20 по входу, управляемому элемейтом HE 18, а остальные разряды, начиная с третьего, проходят через коммутатор-умножитель 6 по цепи х(-1), управляемой элементом И 17. Так как младший разряд содержимого регистра 5 является дополнительным, а во втором (младшем числовом) разряде всегда записана единица, в результате инвертирования, начиная с третьего разряда, со держимого регистра 5 образуется дополнительный код.

В четвертом цикле и последующих чет- ных содержимое регистра А2 ОЗУ 11 (в четвертом цикле это константа 00,0 ... 011) через коммутатор считывания

10, регистр 5, цепь х (+1) коммутатора-умножителя 6, сумматор 3, регистр 4, цепь х 2 блока умножения на масш4 табный коэффициент 2 — 9, элемент

ИЛИ 23, элемент 2И-ИЛИ 21, коммутатор записи 15 переэаписывается в ОЗУ

11 по адресу А2. B результате перезапи си число сдвигается на 1 разряд влево

:и учитывая, что потенциалы, управляю щие элементом ИЛИ 23, элементом .2И-ИЛИ 21 и элементом НЕ 19, дейст

Выполнение операции сложения аналогично описанному выше выполнению мак- рооперации (1). Содержание команды

+% +%

f.(Ì)+(À2)32 R.à - К

45 ВыЧЬтание отличается от сложения тем, что в коммутаторе-умножителе 6 вместо цепи х (+1) открывается цепь х (-1). При этом на сумматор 3 из ком мутатора-умножителя 6 поступает ин5ц версия второго операнда, а на вход переноса сумматора при сложении младших разрядов подается единица. В результате образуется дополнительный код второго операнда.

Операция получения модуля имеет вид

)(Al j R зависимости от знака (А1), записываемого в формирователь разрядов . частного 7; в коммутаторе-умножителе

6, управляемом по третьему входу, про вуют только при перезаписи младшей группы разрядов, в первый разряд через элемент ИЛИ 23 записывается единица, в третий разряд через элемент 2И-ИЛИ

21 записывается из триггера 22 инверсия знака суммы, представляющая собой очередную цифру корня, а остальные разряды перезаписываются, без изменения.

При этом младший разряд последующих, 1О начиная со второй, групп перезаписываются через элемент ИЛИ 23, а третийчерез элемент 2И-ИЛИ 21 по входу, открытому элементом НЕ 19. Последний цикл операции отличается тем, что в

15 младший разряд корня записывается нуль.

В результате число цифр корня на едини цу меньше, чем в псдкоренном выражении. Однако возникающей при этом пог- го решностью можно пренебречь, так как разрядная сетка устройства с целью ком пенсации ошибки, накапливаемой в результате интегрирования, увеличивается на

3-4 разряда.

Если разрядность (п) суммат ора 3 больше двух, инвертирование очередного приближения корня по управляющему сит налу с элемента И 17 начнется не с третьего, а с (п+1)«го разряда и резуль тат будет неверен. В этом случае для правильной работы устройства элемент

И 18 исключается, а элементы И 17 и 2И-ИЛИ 20 заменяются двухвходовыми элементами И и управляются признаком нечетных циклов операции, начиная

35 с третьего, а на входе сумматора 3 в два младших разряда через дополнительные схемы сборки необходимо записать единицы.

7 изводится умножение числа:на +1 или:

- 1.

Выполнение, операции умножения осуществляется в соответствии с алгоритмом последовательного умножения. В каждом цикле умножения вычисляется частичное произведение множимого на ()) разрядов множителя. В подготовительной" стадии первого цикла младшая группа разрядов множителя по адресу Al заносится в регистр множителя-частного 8. В первом цикле умножения множимое по адресу А2 через регистр 5 поступает на коммутатор-умножитель 6, на котором формируется частичное произведение множимого на Ф разрядов множителя, записываемое через сумматор 3, регистр

4, блок умножения иа масштабный коэффициент 9, через цепи записи (элемент

ИЛИ 23, элемент 2И-ИЛИ 21, коммутатор записи 15) в ОЗУ 11 со сдвигом на ц разрядов в сторону младших. Сдвиг на (и разрядов осуществляется в блоке умножения на масштабный коэффициент 9.

Управление сдвигом осуществляется по шине 25. Содержимое регйстра 8 сдвигается на N1 разрядов в сторону младших, или, если hj равно разрядности групп об мена информацией между ОЗУ 11 и согласующими регистрами, производится запись в регистр 8 очередной группы раз рядов множителя.

Действия во втором и последующих циклах отличаются тем, что на -суммато»ре 3 выполняется суммирование вычисленного в текущем цикле частичного произведения с ранее полученным частичййМ произведением для второго цикла и с суммой частичных произведений для последующих циклов, поступающими на

ОЗУ 11 на первый вход сумматора через регистр 1 и элемент задержки 2. В последнем цикле умножения произведение сдвигается на к разрядов. Сдвиг осуществляется в блоке 9.. Управление сдвигом — по шине 24. Содержание операции: (Al) (А2) . 2- Я.

Для деления используется алгоритм беэ "восстановления остатка. В подг(товительной стадии операции в формирователь разрядов частного 7 из ОЗУ 11 записываются знаки делимого и делите ля. В подготовительных стадиях вторсьго и последующих циклов вместо знака делимого в формирователь разрядов частного 7 с выхода сумматора 3 записыва» ется знак частичного остатка. Делимое (частичный остаток) заносится на ОЗУ чЙ ° = (Я -e9 ° ).2 чЯ

) (1+1) Р4 Р(1+4) .2 Ч 3%(1+4) vS бт (1+ () К 84 (1+4) j=T

Ь где р,4>«+<)- значения подынтегральной функции в точках

30 (,+4)- значение приращения переменной интегрирования в тоже )(1+43 г(,+4) e приращение интеграла

"1 4 ч у„(1+4) - сумма приращений интегралов в точке Х +„

В первом цикле операции вычисляется срецнее значение подынтегральной фун -. функ-.

40 Ции (4pj+>p(;e ) ) 2, записшваемое в ОЗУ. Эр (, „) считывается по адресу

А1; я, - по адресу А.2. Умножение на коэффициент 2 " производится в блоке умножения на масштабный коэффициент 9 по управляющему сигналу по ши- . не 25. Далее аналогично выше описан"ной операции умножения вычисляется произведение среднего значения подынтегральной функции (множимое) на приращение. 50 переменной интегрирования ч . (мно< 1+1) .житель). В последнем цикле умножения вычисленное приращение ч Я - умножаетгИм) +4, ся в блоке 9 на коэффициент 2-

Операция заканчивается, если чЗ =ч ;

& r

55 Если приращением% представляет собой бг сумму, состоящую йз ) — 1 слагаемых, выполняется еще один цикл операции, в котором производится суммирование вычисленного в данной операции прираще05478 12

11 группами разрядов в регистр 1, де литель — в регистр 5. В зависимости от сочетания знаков делимого (частич» ного остатка) и делителя формирователь разрядов частного 7 открывает в коммутаторе-умножителе цепь х (+1) или х(-1) и на сумматоре 3 формируется очередной частичный остаток, записываемый в ОЗУ со сдвигом на один разряд

10 . влево. В каждом цикле операции в регистр множителя-частного 8 из формирователя разрядов частного 7 записы-. вается очередная цифра частного. Запись

15 частного из регистра 8 в ОЗУ. 11 производится группами разрядов. В последнем цикле производится умножение частного на коэффициент 2 .„Содержание операции (Al): (А2). 2+20

Интегрирование выполняется по форЮ муле трапеций в соответствии с алгорит. мом:

1З ния с ранее накопленной суммой

Ч8 . «Чс;

О.г(1+4) (1„) Ч (+1) .

Д=Х

Для хранения среднего значения подынтегральной функции и приращений ЧS> и Ч Sgг в, ОЗУ отводятся фиксированные ячейки. Разновидность операции задается командным путем.

В операции квантования на основании вычисленного в результате интегрирования приращения вычисляется новое значение подынтегральной функции 9„ („ и остатка О3 в соответствии с алгох1 ритмом: (1+1) "22. Ог6+ ) " 1(43) .+2 Р, (1+ ) ь «g,t- e (+ )+<>„„3 .

478

14 ние переменной Я», Переменном

Я. ((, считывается йо адресу А1+2, ре» зультат записывается по адресу А2. Умножение второго операнда при выполнении операции а коэффициенты -1, +2 и +l a первом-третьем циклах, соответственно, производится в коммутаторе-умножителе

6 по управляющему сигналу по шине 25.

Данное техническое решение позволяет ввести в цифровую интегроарифметическую машину операцию извлечения корня при усложнении машины не более, чем на 2, 8 о

Качественный эффект состоит в исключении в отличие от методов интегрирования потери точности решения в окрестности нуля и при большой скорости изменения аргумента.

Ъ

Здесь Р, х-функция выделения иэ числа х разрядов с а, -го по Ь -й включительно.

В первом цикле производится суммирование 1-ro значения остатка О с при»

М ращением Ч S«+ О3 „, считывается по адресу Al,чз „,„,„) из фиксированной ячейки приращения. Одновременно с записью полученной суммы в ОЗУ произво.дится ее квантование: младшие 12 раз-11 г рядов Р» (.ч S0).«+<)+o3<;), представляющие собой (4+4)-е значение Остатка записываются в ОЗУ по адресу Аl, старшие

11 разрядов, представляющие собой квантованное приращение - в фиксированную ячейку приращения со сдвигом на 12 разрядов в сторону младших

Во втором цикле вычисляется значение к-й функции о

9„«+„))= «+Z Р„Гч S (4 Ч (,1.

Считывание производится по адресу

A1+1, запись результата по адресу А2.

В приведенной записи алгоритма разрядность переменных — 22, остатка - 12 и квантованного приращения — 10 двоичных разрядов без учета знака.

Операция экстраполяции трехцикловая и выполняется в соответствии с алгорит мом:

Ъ (4+1) ((1+() М Ы4-4), В первом цикле вычисляется разность

9 („ q)-94(. Переменная 34,. считывается по адресу.А1, ((Д-+ ) - по адресу А1+1, Результат записывается в ячейку резуль« тата R. Во втором цикле вычисляется утроенное значение вычисленной разнос ти как (R ) + (К) . В третьем цикле вычисляется экстраполированное значе20

Формула изобретения

Вычислительное устройство, содержащее регистры памяти, согласующие регистры групп разрядов первого и второго операндов, согласующий регистр группы разрядов множителя-частного, форми» рователь разрядов частного, коммутатор считывания, коммутатор записи, согласующий элемент задержки, сумматор, коммутатор-умножитель, триггер знака суммы, согласующий регистр группы разрядов результата, узел формировании адреса регистра памяти, блок умноже35 + ния на масштабный коэффициент 2-, причем первый, второй и третий входы коммутатора-умножителч соединены с выходами формирователя разрядов част40 ного и согласующих регистров групп разрядов второго операнда и множителячастного, входы которых подключены к выходу коммутатора считывания, входы которого соединены с выходами регистров памяти, выхоц согласующего регистра

45 группы разрядов первого операнда соединен через согласующий элемент задержки с первым входом сумматора, второй вход которого подключен к выходу коммутатора-умножителя, а выход-ко входу триггера знака суммы, другому входу формирователя разрядов частного и входу согласующего регистра группы разрядов результата, выход которого соединен со входом блока умножения на масштабный коэффициент 2, адресные входы регистров памяти соединены с выходами узла формирования адреса регистра памяти, а информационные входы регистров

705478

15 памяти соединены с выходами коммутато»,. ра записи, ко входам которого подключены выходы 2,«ых разрядов (1 = 3,-", -- ) блока умножения на масштабный коэффиЙф( циент 2 и выход согласующего регист- 5 ра группы разрядов множителя-частного, другой вход которого соединен с выходом формирователя разрядов частного, первый управляющий вход блока умножения на масштабный коэффициент 2-* сое+* динен с шиной показания масштабного коэффициента, а второй управляющий вход- с шиной управляющих потенциалов, которая соединена также со входом узла формирования адресов регистров памяти и с четвертым входом коммутатора-уМножителя, выход коммутатора считывания соединен со входом согласующего регистра группы разрядов первого операнда, .о т л и ч а ю щ е е с я тем, что, с целью расширения функциональных возможностей устройства за счет введения операции извлечения квадратного корня, оно дополйительно содержит элементы 2И25

ИЛИ, И,ИЛИ и НЕ, причем к первым входам первой и второй групп входов первого элемента 2И-ИЛИ подключены соответственно выход первого элемента НЕ и единичный выход триггера знака суммы, 30 нулевой выход которого соединен с первыми входами элемента И и первой груп-

16 пы входов второго элемента 2И-ИЛИ, выходы элемента И и первого элемента

2И-ИЛИ соединены с пятым входом ком мутатора-умножителя, входы второй группы входов второго элемента 2И-ИЛИ соединены с выходом второго элемента HE и выходом блока умножения на масштаб ный коэффициент 2 ", который подклю« чен также к первому входу элемента

ИЛИ, шина управляющих потенциалов подключена ко второму и третьему входам элемента И, входу первого элемента НЕ, вторым входам первой и второй групп входов первого элемента 2И-ИЛИ, второму входу элемента ИЛИ, второму входу первой группы входов второго элемента 2И-ИЛИ и входу второго элемен та НЕ, выходы элемента ИЛИ и второго элемента 2И-ИЛИ подключены ко входам коммутатора записи, выход согласующего регистра группы разрядов множителячастного подключен к другому входу сог-. ласующего регистра группы разрядов первого операнда .

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

% 362296, кл. 5 06 Г 7/38, 1973.

2. Авторское свидетельство СССР по заявке % 2109021/18-24, кл. 5 06 Х 1/02, 1975 (прототип).

705478

Составитель .В. Березкин

Редактор Q. Мепуришвили Техред Л,Алферова Корректор Я Вигула

Заказ 8033/53 Тираж 780 Подписное

IIHHHHH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул..Проектная, 4