Устройство для логарифмирования и потенцирования

Устройство для логарифмирования и потенцирования

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

«п71 1561 (61) Дополнительное к авт. сеид-ву (22) Заявлено 080878 (21) 2640302/18-24 с присоединением заявки М— (23) Приоритет—

Опубликовано 25.0180 Бюллетень М 3

{5t)IA. Кл.2

G 06 F 5/02

Государственный комитет

СССР по делам изобретений и открытий

{53) УДК 681. 325 (088.8) Дата опубликования описания 30 .0 1. 80 (72) АВтсрЫ В. Г. Чачанидзе, О. Г. Смородинова, Г. Г. асатиани, Р. З. (ирианашвили, Л. М. Панцкава и Т. О. Кублашвили (71) Заявитель Ордена ленина институт проблем управления (54) устРОЙстВО для лОГАРиФииРОВАния и пОтенциРОВАния

25

Изобретение относится к вычислительной технике и предназначено для логарифмирования и потенцирования последовательных двоичных кодов чисел с плавающей запятой. Изобретение может найти применение в арифметикологических устройствах (АЛУ) последовательного действия с логарифмическим принципом функционирования, характеризующихся высоким быстродействием (одного порядка с йЛУ параллельного действия) — порядка одного такта АЛУ на обработку разрядного вектора параллельно поступающих нескольких пар операндов. 15

Известны устройства для логарифмирования и потенцирования последовательных двоичных кодов чисел с фиксированной запятой (1). Известное устройство содержит распределитель, элементы задержки, элементы ИЛИ и И.

Однако устройство характеризуется узкими функциональными воэможностями так, как оно не может реализовать логарифмирование и потенцирование последовательных двоичных кодов чисел с плавающей запятой. В результате этого значительно сокращается диапазон представляемых в АЛУ чисел, что приводит к уменьшению точности вычислений.

Наиболее близким к изобретению по технической сущности является устройство, содержащее распределитель, вход которого соединен с шиной запуска, элемент задержки, вход которого подключен к выходу элемента ИЛИ, входы которого соединены с выходами первого и второго элементов И, один из входов первого элемента И подключен к первой входной шине, а другой вход через элемент НЕ соединен с шиной управления, которая подключена к первому входу второго элемента И, второй вход которого через первый элемент задержки соединен с первой входной шиной, второй элемент задержки, вход которого подключен к второй входной шине, а выход соединен с входом третьего элемента задержки и с одним из входов третьего элемента И, другой вход которого подключен к шине управления, а выход соединен с первым входом трехвходового элемента ИЛИ, выход которого подключен к выходной шине, а второй вход соединен с выходом четвертого элемента И, один из входов которого подключен к выходу третьего элемента задержки, а другой вход — с

711561

Достигается это тем, что в устрой- ство для JIoI BpHAMHpoBBHHH и потенци10 рования, содержащее регистр сдвига и триггер, первые входы которых соединены с установочным входом устройства, распределитель, вход которого соединен с первым управляющим входом устройства, первый выход распределителя соединен с вторым входом триггера, выход которого соединен с первыми входами элементов И первой группы и через первый элемент задержки — с первыми входами элементов И второй груп- ®0 пы и первым входом первого элемента

И, через который тактирующий вход устройства соединен с входом блока регистров сдвига, выходы которого соединены с вторыми входами соответ- 5 ствующих элементов И второй группы, третьи входы которых и вторые входы элементов И первой группы соединены с. соответствующими выходами дешифратора, входы которого соединены с вы- З0 ходами регистра сдвига, выходы элементов И первой группы через соответ35

60 выходом элемента НЕ, а также триггер,, нулевой вход которого соединен с шиной установки (2) .

Целью изобретения является расширение функциональных возможностей устройства путем логариАмирования и потенцирования двоичных чисел с плавающей запятой. ствующие узлы задания коэффициентов группы соединены с входами первого элемента ИЛИ, выход которого через последовательно соединенные сумматор и второй элемент ИЛИ соединен с выход6м. устройства, выходы элементов

И второй группы через третий элемент

ИЛИ соединены с входом сумматора, второй управляющий вход устройства через последовательно соединенные элемент НЕ и второй элемент И соединен с первым входом четвертого элемента ИЛИ, введены пятый элемент ИЛИ, три элемента И, три элемента задерж-. ки, причем, первый информационный вход устройства соединен с входом второго элемента И и через второй элемент задержки — с первым входом третьего элемента И, второй вход которого и первый вход четвертого элемента И соединены с вторым управляющим входом устройства, выход элемента ЯЕ соединен с первым входом пятого элемента И, второй выход распределителя соединен с третьим входом третьего элемента И, выход которого соединен через четвертый элемент ИЛИ с вторым входом регистра сдвига и входом третьего элемента задержки, выход которого соединен с третьими входами узлов задания коэффициентов группы, группа выходов распределителя через пятый элемент ИЛИ соединена с третьим входом регистра сдвига, второй информационный вход устройстg$

|ва через четвертый элемент задержки соединен с вторим входом четвертого элемента И и входом пятого элемента задержки, выход которого соединен с вторым входом пятого элемента И, выход которого и выход четвертого элемента И соединены с соответствующими входами второго элемента ИЛИ.

На чертеже приведена блок-схема устройства.

Устройство содержит распределитель 1, регистр 2 сдвига, дешифратор

3, блок 4 регистров сдвига, триггер

5, группу узлов 6 задания коэффициентов, группу элементов И 7, группу элементов И 8, сумматор 9, элементы

ИЛИ 10-14, элементы И 15-19, элементы 20 †?4 задержки, элемент НЕ 25.

Функционирование устройства для логарифмирования и потенцирования двоичных чисел осуществляется следующим образом. В исходном состоянии регистр 2 и триггер 5 установлены в нулевое состояние. В случае логарифмирования на второй управляющий вход устройства постоянно подается единица, в результате чего, в функционировании устройства принимают участие элементы И 17, 18 и одна часть узлов

6 группы. B случае потенцирования на второй управляющий вход устройства постоянно подается нуль, в результате чего оказываются включенными элементы И 16, 19 и другая часть узлов

7 группы. Вначале рассмотрим случай логарифмирования двоичных чисел. На первом этапе на первый управляющий вход устройства поступает единица, которая распределяется на выходах распределителя 1 в течение семнадцати тактов. Начиная с первого по шестнадцатый такты, на первый информационный вход устройства поступает мантисса младшими разрядами вперед. Мантисса, задержанная на один такт элементом 21, через элементы И 17 и ИЛИ

13 поступает на вход элемента 22; при этом на семнадцатом такте нулем с второго выхода распределителя 1 осуществляется гашение старшей единицы мантиссы. С тринадцатого по шестнадцатый такты с выхода элемента

ИЛИ 14 выдается единица, которая разрешает записать в регистр 2 с элемента ИЛИ 13 с двенадцатого по пятнадцатый разряды мантиссы. В результате этого на одном из выходов дешифратора 3 образуется единица, которая подается на один из элементов И 7 и на один из элементов И 8. На семнадцатом такте сигналов с первого выхода распределителя 1 триггер 5 устанавливается в единичное состояние. Единица триггера 5 разрешает прохождение информации, задержанной на шестнадцать тактов элементом 22, через выбранный элемент И 7 на вход соответствующего узла 6, Этот же сигнал с триггера 5 через элемент 20, вре711561 ветствующие элементы И 7 и И 8. На семнадцатом такте по сигналу с первог6 выхода распределителя 1 триггер 5 устанавливается в единицу, которая разрешает прохождение мантиссы логарифма, задержанного на шестнадцать тактов элементом 22, через выбранный элемент И 7 на соответствующий узел б. Единичный сигнал с триггера 5 через элемент 20 открывает элемент И 15, разрешая тем самым поступление тактовых импульсов на регистры блока 4. Через выбранный элемент И 8 и элемент ИЛИ 12 информация с соответствующего регистра блока 4 подается на один из входов сум15 матора, на другой вход которого через элемент ИЛИ 10 подается информация с выхода выбранного узла б. На выходе сумматора 9 образуется мантисса двоичного числа по следующей си2О стеме уравнений:

Х, =У+0,01001010110У +0 161101010011

Х, = У+0,01000010101У +О, 101111001101

Х., = У+О, 00111010610У +О, 110001000010

Х4 У+0,00110001100У +0,110010110100

X —— У+0,00101000011У +О, 110100100001

Х, = У+0,00011110111У +Q/110116001010

X(У+О/00010100111У +О/110111101110

Х8 = У+0,06001010011У +0,111001001100

Х, = У+О,O111O1OO1iiii

gQ Х1, = 1,00001011111У + 0,111000110101

Х„„ = 1/66616111101У + О,11О11О111111

X,„ = 1,00100100001У + 0,110100110101

X 3 = 1/0011000lOOOY + 0/11001Q611011

Х„4--- 1,00111110106У + О,lollilloioll

Х1) = 1,01001100101У + 0,101100100101

X,g = 1,01611011010_#_ + 0,101001001010

//о

65 мя задержки которого равняется времени работы узлов б, подается на элеМент И 15, разрешая тем самиа проход тактовых импульсов на регистры блока 4. Через выбранный элемент И 8 и элемент ИЛИ 12 информация с соответствующего регистра блока 4 п. дается на вход сумматора 9, на другой вход которого через элемент ИЛИ 10 подается информация с выбранного узла 6.

На выходе сумматора 9 образуется мантисса логарифма двоичного числа по следующей системе уравнений:

y = 1,01100110610х + 0,00000000001 у — 1,01010001101m + 0,600000010111 у = 1,00111111011X + 0,000600111611 у = 1,00101111000х + 0,000001101100 у 1,00100000010x + 0,000010100111

y„ = 1,00010010111X + О,D00011101001

У71 / 00000110101Х+О / 060100116011

У8 =,Х+О,6006010010OX+ 0 000100111001 у, =Х+0,00061110110)/+ 0,000011160111 у„= Х+О,OOOliOOOOiOX+ Î.,OOOOiO1OOiOO у„„= Х+О, О61ОООО1ОООХ+ О, ООООО111ОООО у = x+0,0010106100lх+ 0,000001000111 у = Х+6,06110606101i + 0 000600161601

y14 — х+0,001101)1110Х - О,QOOQ00010106 у„ — Х+0,60111110010 + 0,000066000111 у,„ = Х+0,61060166011х + 0,000006600660

Первые члены уравнений у -у7 и первые два члена уравнений у -у фор8 <ь мируются в узлах 6, а вторые члены уравйений у — y7 и третьи члены уравнений у -у записаны в регистрах бло8 ь ка 4. При этом каждому узлу 6 соответствует один из регистров блока 4.

С семнадцатого по двадцатый такты на второй информационный вход младшими разрядами вперед подается порядок, а на двадцать первом такте

его знак. Эта информация на элементе 23 задерживается на 27 тактов и через элемент И 18 подается на вход элемента ИЛИ 11 в виде характеристи,ки логарифма. Начиная с двадцать восьмого такта с выхода устройства снимается сначала мантисса логарифма младшими разрядами вперед, затем характеристика логарифма также младшими разрядами вперед, а на последнем сорок восьмом такте — знак характеристики. При потенцировании запускается распределитель 1 и выдается единица на его выходе. Начиная с первого по шестнадцатый такты, на первый информационный вход поступает мантисса логарифма младшими разрядами вперед, которая через элемен ты И 16 и ИЛИ 13 поступает на вход элемента 22 . С тринадцатого до шестнадцатый такты на выходе элемента

ИЛИ 14 образуется единица, которая разрешает записать в регистр 2 с выхода элемента ИЛИ 13 с тринадцатого по шестнадцатый разряды мантиссы логарифмы. Вследствие этого на одном из выходов дешифратора 3 образуется единица, которая подается на соотС семнадцатого по двадцатый такты на второй информационный вход младшими разрядами вперед подается характеристика, а на двадцать первом такте — ее знак. Эта информация на элементе 23 задерживается на двадцать семь тактов и через элемент 24 и элемент И 19 подается на элемент ИЛИ 11 в виде порядка двоичного числа. Начиная с двадцать девятого такта, с выхода устройства снимается мантисса и порядок младшими разрядами вперед, а на последнем сорок девятом такте— знак порядка.

В предлагаемом устройстве достигается расширение его функциональных возможностей путем обработки последовательных двоичных кодов чисел с плавающей запятой. Это приводит к резкому увеличению диапазона двоичных чисел, над которыми оперирует устройство для логарифмирования и потенцирования.

По предлагаемому изобретению разработан технический проект, утвержденный Минприбором СССР. Согласно плану

Минприбора СССР предложенное устройство логарифмирования и потенцирования двоичных чисел впервые будет внедрено на предприятии НПО ЭЛИА в

711561

1979-79 гг. в составе микро-ЭВМ и перестраиваемой управляющей логической машины. Экономический эффект, который может быть получен народным хозяйством в результате использования изобретения при серийном производстве указанных ЭВМ в год в количестве

100 штук каждой составит около

215 тыс. руб. в год.

Формула изобретения

Устройстно для логарифмирования и потенцирования, содержащее регистр сдвига и триггер, первые входы которых соединены с установочным входом устройства, распределитель, вход которого соединен с первым упранляющим входом устройства, первый выход распределителя соедийен с вторым входом триггера, выход которого соединен с первыми входами элементов И первой группы и через первый элемент задержки — с первыми входами элементов И второй группы и первым входом первого элемента И, через который тактирующий вход устройства соединен с входом блока регистров сдвига, выходы которого соединены с вторыми входами соответствующих элементов И второй группы, третьи входы которых и вторые входы элементов H первой группы ЗО соединены с соответствующими выходами дешифратора, входы которого соединены с выходами регистра сдвига, входы элементов И первой группы через соответствующие узлы задания коэффи- З циентов группы соединены с входами первого элемента ИЛИ, выход которого через последовательно соединенные сумматор и второй элемент ИЛИ соединен с выходом устройства, выходы элемеитон И второй группы через третий элемент ИЛИ соединены с входом сумматора, второй управляющий вход устродства через последовательно соедиченные элемент НЕ и второй элемент И соединен с первым входом четвертого элемента ИЛИ, о т л и ч а ю щ е— е с я тем, что, с целью расширения функциональных возможностей путем логарифмиронания и потенцирования двоичных чисел с плавающей запятой, в него введены пятый элемент ИЛИ, три элемента И, три элемента задержки, причем первый информационный вход устройства соединен с входом второго элемента И и через второй элемент задержки — с первым входом третьего элемента И, второй вход которого и первый вход четвертого элемента И соединены с вторым управляющим входом устройства, выход элемента НЕ соединен с первым входом пятого элемента

И, второй выход распределителя соединен с третьим входом третьего элемента И, выход которого соединен через четвертый элемент ИЛИ с вторым входом регистра сдвига и входом третьего элемента задержки, выход которого соединен с третьими входами узлов задания коэффициентов группы, группа выходов распределителя через пятый элемент ИЛИ соединена с третьим входом регистра сдвига, второй информационный вход устройства через четвертый элемент задержки соединен с вторым входом четвертого элемента И и входом пятого элемента задержки, выход которого соединен с вторым входом пятого элемента И, выход которого и выход.четвертого элемента И соединены с соответствующими входами второ1.о элемента ИЛИ.

Источники информации, принятые но внимание при экспертизе

1. Авторское снидетельстно СССР, Р 446054, кл. G 06 F 5/02, 1973.

2. Авторское свидетельство СССР, Р 523408, кл. G 06 F 5/02, 1974 (прототип) .

711561

Составитель В. Чачанидэе

Редактор Е. Гончар Техред М.Петко Корректор M

Заказ 9013/Зб Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035-, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4