Преобразователь двоичного кода смешанных чисел в двоично- десятичный код

Преобразователь двоичного кода смешанных чисел в двоично- десятичный код

Иллюстрации

Показать все

Реферат

 

о и и с " @- ы., И 3 О Б Р Е Т Е Й"И„ Я, rii714391

Союз Советским

Социалистические

Республик к лвтоэскомм свидительсте (61) Дополнительное к авт. свид-ву М 5775 (22) Заявлено 08.01.76 {2l ) 2311508/18с присоединением заявки и†(23) ПриоритетОлубликовано 05.02.80. Бюллетень J4

Sl)M. Кд.

Я.06 7 5/02

Ркудерстеееые кеантет

СССР в делен кеееретенке н етерыткй

53) УДК 681.327 (088.8) Дата опубликования описания 08.02. (72) Автор изобретения

B. H. Розов (7!) Заявитель

{ 54) ПРЕОБРАОВАТЕЛ Ь ДВОИЧНОЮ КОДА

СМЕШАННЫХ ЧИСЕЛ В ДВОИЧНОДЕСЯТИЧНЫЙ КОД. 1

Изобретение относится к области вы числительной техникн и автоматики и может быть использовано в специализирован ных арифметических и логических устройствах, оперирующих в двоичной системе счисления и выдающих результат обработки информации для восприятия в десятичной системе.

Известен преобразователь двоичного кода. смешанных чисел, в двоично-деся тичный код по авт. св. N 577524. Операция перевода из двоичного кода в двоично-десятичный может быть осуществлена в этом преобразователе за время 5К4 и состоит из четырех основных и одного ., дополнительного такта при нахождении каждой десятичной цифры, При этом для выдачи двоично-десятичной тетрады десятичного нуля требуется такое же коли чество тактов. Для восприятия же Выход- g ной информации в конкретном преобразо-. вателе используется определенное количество десятичных разрядов, соответствующее максимальномт обрабатываемому коду.. Поэтому формирование двоичнодесятичной тетрады нуля таким же способом как и остальных цифр нерационально, так как понижается быстродействие устройства.

Недостатком преобразователя является низкое быстродействие.

Целью изобретения является повышение быстродействия.

Цель изобретения достигается тем, что преобразователь содержит схему сравнения и регистр, первый вход схемы сравнения соединен с выходом сдвигателя ивторым входом сумматора — вычитателя, второй вход - с выходом запоминающего блока, выход схемы сравнения соединен с третьим входом блока формирования сигналов, четвертый выход которого соединен с входом регистра, выход которого соединен с выходной информационной шиной.

На чертеже представлена структурная схема преобразователя двоичного коца...

7143 смешанных чисел в двоично-цесятичный код.

Преобразователь двоичного кода смешанных чисел в двоично-десятичный код содержит блок 1 управления, блок 2 фор5 мирования сигналов, переключатель 3 эквивалентов, запоминающий блок 4, сумматор-вычитатель 5, сдвигатель 6, схе-му 7 сравнения, регистр 8, вход 9, на который подается управляюший импульс, 10 вход 10, на который подается двоичный код и выходная информационйая шина 1 1.

Работает преобразователь следующим образом.

Управляющий импульс поступает на 15 вход 9 блока 1 управления, который вырабатывает импульсы, необходимые для .автономного функционирования преобразователя. Запоминающий блок 4, содержит двоичные эквиваленты десятичных чисел 2о (10 п . 2 +) ., где В=1, 2, 3 (К-1), К-: Количество двоичных эквивалентов определяется принятой разряд.ностью десятичных чисел. Преобразование осуществляется методом деления переаодимого числа (а в дальнейшем остатков) без восстановления остатка на свой двоичный эквивалент при нахождении каждой двоично-десятичной тетрады, соответст« вующей десятичной цифре, отличной от . нуля. Если определяемая тетрада соответствует десятичному нулю, то деление на данный эквивалент не производится.

Выбор соответствующего эквивалента задается переключателем 3 эквивалентов, которыч управляется блоком 2 формирования сигналов.

Управляющие импульсы с выхода блока 2 формировайия сйгналов, пройдя через переключатель 3 эквивалентов, воз40 буждают в запоминающем блоке 4 шину соответствующего эквивалента (в начале преобразования — старшего, т. е. М = 1), двоичный параллельный код которого наступает на вход сумматора-вычитателя

5, а также с сдвигом на три разряда вправо (за направление вправо принято направление от старших разрядов к младшим) на вход схемы 7 сравнения. Одновременно на другой вход сумматора-вычитателя 5 и схемы 7 сравнения подает-" ся в начале преобразования-через сдвигатель 6 от входа 10 переводимое число без сдвига двоичного кода. В схеме 7, 55 сравнения двоичный код переводимого

" ЕИЙа г15авййвается "с двойчйьЖГкбйбм эквивалента P O ч. 2 (1 .. Если переводимое число больше значения

91

4 (1QE-TTl ° 25(Ht 1)g. то схема 7 срав9 нения вырабатывает сигнал, по которому блок 2 формирования сигнала, формирую» щий серию управляющих импульсов, разрешает в первом такте преобразования вычитание кода эквивалента, который служит делителем, из перевоцимого чис.ла, являющегося делимым, в сумматоревычитателе 5, откуда на вход сцвигателя 6 поступает коц полученного частичного остатка, знаковый разряд которого поступает также в блок 2 формирования сигналов, гце формируется коц двоичнодесятичной тетрады -и определяется необходимость вычитания или сложения в следующем такте преобразования. При этом, если по анализу знакового разряда сумматоре-вычитателя 5 частичный 1 остаток оказался отрицательным, блок 2 формирования сигналов выдает в регистр

S в виде очередной цифры двоично-десятичной тетрады нуль и подготавливает в сумматоре-вычитателе 5 цепи сложения для следующего такта преобразования, а если частичный остаток получается положительным, то в регистр 8 выдается единица, а в следующем такте производится вычитание делителя из делимого.

В качестве делимого в последующих тактах.определения данной цвоично-десятичной тетрадьr берется предыдуший частичный остаток, код которого поступает с сдвигом на один разряд влево (за направление "влево" принято направление от младших разрядов к старшим) на вход сумматора-вычитателя 5 и схему 7 сравнения от.сдвигателя 6, делитель остается прежним. После нахождения всех цифр двойчно-десятичной тетрады, т. е. выполнения четырех тактов, в пятом такте производится, если частичный остаток оказался отрицательным, восстановление положительного остатка путем прибавления в сумматоре-вычитателе 5 того же делителя к отрицательному остатку под воздействием управляющих импульсов блока 9 формирования сигналов.

Если переводимое число меньше значения,(10 . 2 (", то. схема

7 сравнения вырабатывает сигнал, по которому блок 2 формирования сигналов выдает параллельным кодом нулевое значение данной тетрады в регистр 8. Одновременно блок 2 формирования сигналов разрешает сложение кода переводимого чистка с нулевым коцом в качестве вто рого слагаемого в сумматоре-вычитателе 5 и подготавливает передачу на вход

714391

5 сумматора-вычитателя 5 и схему 7 сравнения результата сложения с сдвигоМпоследнего на три разряда влево цля на- хождения последующей двоично-десятичной тетрады.

При нахождении последующих двоично-десятичных тетрад на „переключатель

3 эквивалентов поступают с выхода блока 2 формирования сигналов импульсы, переводящие этот переключатель на вы -" борку следующего по порядку (меньшего по величине) эквивалента, код которого сравнивается с предыдущим остат -" ком и выполняется порядок описанных"выше действий. Процесс преобразования будет повторяться qo тех пор, пока не будут найдены все десятичные разряды числа.

Предлагаемый преобразователь двоичного кода смешанных чисел в цвоичнодесятичный код выгодно отличается от прототипа, так как введение в него незначительного количества дополнительнО ro оборудования с установлением новых связей между узлами позволяет сокра!

5 тить процесс преобразования чисел за

6 счет замены пяти тактов определения цесятичного нуля одййм тактом его вйрл- ботки. Время операции перевоца иэ цвоичного в двоично-десятичный код уменьшается, по крайней мере, до значения

0,5 ° (5 К + К ) 3 Кф,что повьпнает быстродействие предлагаемого преобразователя не менее, чем в 1,7 раза.

Формула изобретения

Преобразователь двоичного кода смешанных чисел в двоична- десятичный код по авторскому c>@pe" тельству No. 577524, отличающийся тем, что, с целью повышения быстродействия, он со» держит схему сравненйя и регистр, пер-. вый вход схемы сравнения соединен соединен с выходом сдвигателя и вторым входом сумматора-вычитателя, второй вход - с выходом запоминающего блока, выход схемы сравненйя соединен с третьим входом блока формирования сигналов, четвертый выход которого соединен с входом регистра, выход которого соединен с выходной информационной шиной.

ППИИПИ Заказ 9289/46 Тираж 751 Подписное

Филиал ППП Патент, r. Ужгород, ук. Проектная, 4