Устройство для адресования грузов установок непрерывного транспорта

Устройство для адресования грузов установок непрерывного транспорта

Иллюстрации

Показать все

Реферат

 

Оп И Щ"Е

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик (1и 716934

К АВТОРСИОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 20 02-78 (21 j 2581240/29-11 с присоединением заявки Ж (23) Приоритет (51) М. Кл.

В 65 G 47/50

G 06 F 15/50

Государственный комитет до делам изобретений и открытий

Опубликовано 25.02.80. Бюллетень Ж 7

Дата опубликования описания 25.02.80 (53) УДК 68132:

:62233 (088.8) (72) Авторы изобретения

Г. К. Бондаренко, В. М. Голованевский, Л. М. Дельберг, С. A. Коган и Л. И. Тильман (71) Заявитель (54) УСТРОЙСТВО ДЛЯ АДРЕСОВАНИЯ ГРУЗОВ

УСТАНОВОК НЕПРЕРЫВНОГО ТРАНСПОРТА

Изобретение относится к устройствам адресования грузов, моделирующим участки установок непрерывного транспорта, и может быть использовано в устройствах автоматики, где требуется накопление, сдвиг и обработка кодовой информации.

Известно устройство для адресования грузов установок непрерывного транспорта, состоящее нз матрицы памяти, реверсивного распределителя импульсов, элемента контроля продвижения информации, командной схемы и датчиков подвижного объекта. Выходы элементов распределителя импульсов заведены на считывающие входы ячеек матрицы памяти, а его входы упоавления соединены с выходами

15 командной схемы. На входы командной схемы заведены выходы датчиков подвижного объекта и элемента контроля продвижения адресной информации, а входы последнего соединены с выходами матрицы памяти (1), В матрице памяти известного устройства хранится адресная информация всех грузов, находящихся HB контролируемом участке.

Однако оператор не имеет доступа к этой информации, так как любое вмешательство приводит к ее сдвигу, т.е. к нарушению работы устройства адресования. Вместе с тем, доступ к информации необходим для осуществления (при необходимости) ее коррекции и для получения информационных данных о грузопотоке: количестве находятцихся на участке грузов с заданным адресным кодом, порядке расположения грузов с различными адресными кодами.

Наиболее близким к изобретению по технической сущности и достигаемому результату является устройство для адресования грузов установок непрерывного транспорта, содержащее матрицу памяти, выходы всех одноименных двоичных разрядов ячеек которой объединены между собой и соединены с входами контроля считывания информации, выход которого соединен с одним из входов командного блока, второй и третий входы которого соединены с датчиками положения груза, четвертый и пятый— с выходами первого и последнего элементов распределителя импульсов и шестой — с выходом командного блока устройства адресования

716934 предыдущего участка установки, а один и другой выходы — с входами включения и рег,ерса распределителя импульсов, выходы элементов которого соединены с одними из входов считывания соответствующих ячеек матрицы гамяти, буферную ячейку памяти, соединенную входами считывания и запрета приема информации с третьим и четвертым выходами командного блока, пятый выход которого соединен с входами командного блока устройства адресовапия последующего участка установки, дешифратор, соединенный выходом с блоком управления механизмами установки, и блок проверки кода, выход которого соединен с блоком сигнализации и яВярииного Отключения приВОда устанОВки

Недостатком устройства также является отсутствие воэможности коррекции адреснэй информации и получения информяционпь х дяшгых о грузопотоке.

Цель изобретения — расширение функщшналь- 0 ных возможностей устройства.

Указанная цель достигается тем, что устройство снабжено регистром задержки, задагш ком sTastCHHOro кода, счетчиком, блоком ручного ввода информации и фазоимпульсной схемой памяти, выход которой соединен с объединенными между собой другими входами считывания ячеек матрицы памяти, а входы — с шестым, седьмым и восьмым Выходами командного блока, причем одни иэ загплсь|вающих Входов „. регистра задержки соединены с выходами буферной ячейки памяти, друвис — с выходами ячеек матрицы памяти я Выходы — с сэсдипcHными с ВхОДами записи буфсрпой ячейки памя" ти устройства адресовяния последующего участка установки шинами вывода информации, с аходаьги блока проверки кода, с одними иэ входов дсгвифрзтора и с одними из Входоа записи всех ячеек матрицы памяти, другие г::;=. ды записи каждой из ячеек которой сосдипснь: с выходами соответствуклцих элементов распределителя импульсов, вход выключения которого сосдипсп с девятым выходом командного блока, десятый и одиннадцатый входы которого сосцинчы с. одними из входов сооп,стствен-4 но задатчика эталонного кода и счетчика, второй вход которого соединен с выходом дсшифратора, другие входы которого соединены с выходами зядатчика эталонного кода, к друтому входу которого подключен один из выходов блока ручного ввода информации, сосдзпсптый друтим выходом с сЕдьмым входом командного блока.

На фиг. 1 приведена функциональная схема устройства для адресования, на которой уголщенными линиями выделены многоканальные связи, а индексами С и 3 отмечены входы считывания и записи ячеек матрицы памяти.

На фиг. 2 приведен пример принципиальной

4 схемы матрицы памяти, построен!:.о. Иа ферриттряы; . горных элементах и содсрхгантсй дв:„ двухразрядныс ячейки. На фиг. 3 представлена временная диаграмма ряооты элементов распределителя импульсов, фяэоимпульсной сясь = t памяти и регистра задержки, Устройство для адресоаяпия -.Oñ,:,èT из матрицы памяти 1, реверсивного распределителя импульсоа 2, командного блока 3. pwoимпульсной схемы памяти 4, блоки коп:.роля считывания информации 5 регистра задержки б, блока проверки кода 7, дешифратора В, задатчика эталонного када 9, счет гик» 10, блока ручного ввода ипйормацлп 11, датч1 ков положспяя грузя, датчика входя 12 пя контроли рус мый участок транспортной уста поз к:и и дяT: икя Выходя 13 с контролируемого участка, буферной ячейки памяти 14.

Матрица памяти 1 построена па элементах (например, феррит- транзисторных) 1 5 и пмсст го ячеек памяти по и двоичных разрядов

В кажчой. НЯ фпг. 2гл=-2 и n=, каждый феррит- транзисторный элемент 15 обведен пупкTHpH0й,, я кя:кдяя ячейка матрицы пя мяти штрих -- пунктирной линией.

Обмотки считывания э-:смептов 1- одной ячейки (па фиг.2 — верхние обмотки) соерННСны между собой последовательно и оораэуют обмотки считывапия ячеек мзтри:ы памяти 1.

Один конец обмоток очи.ыва ия каждой ячейки матрицы памяти 1 по пглп= - з через

ОЯ- 1С !H ЯЬП" "Й ДИСД 1 1 СОС ": : В» по","

СООТВСТСЛ:,11ОШСГ0 Ээю,te."tòà репе:, .:: —. ОГО ОЯСи 4< itbC0B 2. BTOp tC t:0 t-" th ".

ТОК C×ÈTH!t ÇHHß RCCX ЯЧССК Х1ЯТРИЦЫ ПЯМЯ П ооъсдлпспы между собой п Образуют шину 18, c-0c, tHitcè ótî с выходом фязоим упьс Ой схеьгы памяти 4. 7акп:".: образом, элементы распредели.

-толя им пу-1» сов и фяэои; пул» GHBR xc i,,:

Пямя1И 4 СОСЦППСПЫ Мвж,g Собой ПОСда, ОЛятсньпо через ОбмОтки с гитывапич ячс--.к ..:Ятркць . памяти 1.

ВыхОды элементов . 3 Одпсч 0 и Того <е разряда зсс-. ячеек:лятрщз .яь з:.т;-1 1 tccç ряз, -,:Лнтеланые дИОдЫ 17.. Сб1СШП»СПЫ;,СХ .ду СОбой а ьипь - 19, которые соепипсны с Входами богока контроля счп» ывания информашп: и зяписывя1о,:..Имп входами регистра задержки 6., которьш также и"..ест и двоичных р-зрядоа.

Другие записывавшие входы регистра 3Rдержки 6 сосдипсны с выходами буйсрной ячейки ПЯ, ляги !4, входы которой з".зодятсttt

НЯ шины 20 выхода адрес.-ой информации аналогичного .:стройства адре;.:Овяния предшествующего участка трзпспзртной установки. Вход запрета приема Ядре ной информации буферной ячейки памяти 14 сосдяпеп шиной 21, а ее

Вход считывания — шиной 22::Выходами командного блока 3.

716о

Выходы регистра за,«ржки b соединены с шинами 23 вывода информации, с входамк . блока проверки кода 7, с входами дешифратора 8, с шинами 24 записи информации В ячейки матрицы памяти 1.

Шины 24 через разделительные диоды 173

5 связывают между собой входы обмоток записи элементов 15 одноименного разряда всех ячеек матрицы памяти 1. Другие концы обмоток записи всех элементов 15, входящих в одну ячейку матрицы памяти 1, объединены между собой и соединены шинами 16 с Выходами соответствующих элементов распределителл импульсов 2. Таким образом, .обмотка записи элементов 15 (на фиг. 2 — вторые сверху) соединены последовательно с элементами соответствуюших разрядов регистра задержки б и соответствуюшими ячейками матрицы памяти элементами распределителя импульсов 2.

Входы командного блока 3 соединены еэ с выходами датчиков положения груза 12 и 13; шиной 25 с выходом блока контррля считывания информации 5; шинами 26 к 27 с выходами первого и последнего соотвественно 28.1 и 28.2 элементов распределителя импульсов 2, шинами 29 с выходами блока ручного ввода информации 1 1; с шиной 30, которая заводится на выход командного блока аналогичного устройства адресованкя предшествуюшего участка транспортной установки.

Выходы командного блока 3 соединень также иинами 3!, 32 к 33 с первым, вторым входами включенкя и с входом выключения фазоимпульсной схемы памяти 4; шинами 34, 35 и 36 с входами включения, реверса и выклю=, 35 чения распределителя импульсов 2: шиной 37 с BxoIIoì считывания задатчика эталонного кода 9: шиной 38 с входом сброса счетчика 10, шиной >9 с входом командного блока аналогичного усгроисгва адресованкя последующего участка транспортной установки.

Выход блока цм.,"ркк кода 7 соединен выходной шиной 40 с блоком сигнализации и аварийного отключения приээода установки.

Выход дешкфратора кода 8 соединен с входом счетчика 10 и выходнок шиной 41, которая заводятся на блок управления механизмами установки.

Выходы задатчика эталонного кода 9 шинами 42 соединены с установочными вхсдами дешифратора 8, а шины 43 соединяют входы установки задатчика 9 с выходом блока ручного ввода информации 11, входы которого соединены с шк амк 44, которые заводятся на

BbIxo„ T5I 3aIIaIoiI!vx усТроАсТВ оператора (например, на выходы кнопок, переключателей и пр.), Выходы счетчика 10 через шины 45 заводятся на устройства индикации (например, цифровые лампы) . Шины 23 вывода информации т4

6 заводятся на Инины приема информац1ll! аналогичного устройства адресования и< слслуюп(ct o участка транспортной установки и на вх<эцы устройства в IBO!Ia информации, например, буквопечатаюшего.

Элементы (блоки) устройства адрссования работают под воздействием тактовых сигналов . Взаимодсйствун-т между собой в задаваемом тактовь.м сигналом (импульсом) времени где 1 = 1...6 и означает порядок сигнала t В тактовом цикле.

Каждый элемент распределителя импульсов 2 (после его включения) срабатывает три раза, причем между двумя срабатываниями одного элемента срабатывает соседний элемент, как это показано на фиг. 3.

Пусть, например в такте tt срабатывает i-й элемент распределителя импульсов 2. Тогда

В такте t сработает (4-1) -й элемент: в такте

t3 сработает i-й элемент; в такте t4 сработает

:,i+1)-й элемент; в такте t5 сработает (i+2)-й э.,смеит; в такте t6 сработает (i+1)-й элемент; в такте t1 (следуюшего тактового цикла) сработает (i+2) -й элемент и т.д.

T.c. половина элементов распределителя импульсов " (например все нечетные элементы) будет срабатывать в тактах t<, tt и ta, а вторая половина элементов — в тактах tq t4 и чэазоимпуэ I:cíaÿ схема памяти 4 может нахош ться в одном кз трех состояний: выключеНО"; СДВИГ : РЕГСКЕ эаПИЯ".

В состоянии "сдвиг" она срабать вает в так-ах ta и т,. а в состоянии регенерация в тактах t t u t (см. фкг. 3) .

Таким образом. схема 4 пропускает через обмотки считывания ячеек матрицы памяти 1 сигналы элементов pact!peIIesIIITettst импульсов 2 в тактах; t2 и t, если она находится в состояНИИ СДВИГ", t э it т4, ССли она НаходитСЯ В состоянии регенерация .

Регистр задержки 6, получив адресный код с выхода элемектов 15 матрицу,t памяти 1, кажд 1Й кз Kotoptiõ i to.: åò быть реализован наприEtcp, на транзисторе 46 и резисторах 47, 48

B тактах t t, t4 клк t2, tq Возврашает этот

t код в элементы матрицы памяти 1 через элементы распределктеля импульсов 2 в момент их срабатывания в тактах ta и t6.

Следовател,::о, адрссная информация будет возвращена в ту же ячейку матрицы памяти, если схема памяти 4 находится в cocTQEIHIIH регенерация" или cлвкнута в соседнюю ячейку

/ еслк схема памяти 4 — в состоянии "сдвиг

При этом один кз первь|х двух сигналов каждого элемента распределителя импульсов 2 используется для с лгп.гвания информации с ячеек матрицы памяти 1 соответственно В режимах сдвига" и "регенерации, а третий сигнал для возврата информации в матрицу памяти.

1693

Адресные коды грузов, находящиеся кв участке транспортной установки, хранятся в ячейках матрицы памяти 1 в порядке поступления грузов на участок, Причем, адресный код груза, зашедшего последним на участок, храипся в последней ячейке матрицы памяти 1, зашедшего перед ним груза — в предпоследней и т.п.

При входе очередного груза на участок транспортной установки информация в матрице гимяти 1 должна сдвинуться на ячейку вперед а адресный код вошедшего груза должен записаться в последнюю ячейку, Пусть на участок транспортной установки входп очередной груз. При его выходе с предыдущего участка транспортной установки устройство адресования этого участка передает адреск»й код груза ка шины 20, послав предварительную команду на шину 30 входа командного блока 3, в ответ на которую последний сигпалом по шине 21 разрешит прием кода буферной ячейке памяти 14. При входе груза ка угасток по сигналу датчика 12 комаццкый алок 3 включит по шине 34 распределитель импульсов 2, а сигналом по шине 31 переведет фазоимпульсную схему памяти 4 в состояние "сдвиг", т.е. на работу в тактах к

Распрсделитель импульсов 2 начнет поочередно считывать ячейки матр>щы памяти 1. Eel в такте t сработает. i-й элемент распределителя имп,л»сов 2, то его сигнал не сможет ситать i-ю ячейку матриц»1 памяти 1, так как схема памяти 4, последовательно с которой включены обмотки считывания ячеек матрицы памяти, не работает в этом такте. Затем в такте :; сработает (i+1)-Й элемент распределителя, ego сигнал пройдет через обмотку считывания (i+1)-й ячейки матрицы памяти 1 и схему памяти 4, считая при этом здрескый код, содержащийся в этой ячейке. Сигналы с ее выхода по шинам 19 поступят в регистр задержки 6 и в такте tq появятся на его выходе. В это время вновь сработает i-й элемент распределителя импульсов 2 и через него регистр задержки 6 (по шинам 24 и 16} запишет информацию в i-ю ячейку матр щы памяти 1. Таким образом, адресный код, содержавшийся ранее в (i+1)-й ячейке матрицы памяти 1, перепишется в ее i-ю ячейку. Аналогично будет сдвинута информащтя в остальных ячейках матрицы памяти 1.

При считывании последней ячейки матрицы памяти 1 последний элемент распределителя импульсов (при своем первом срабатывании) пошлет по шине 26 сигнал на вход командного блока 3. После записи информации в предпоследнюю ячейку матрицы памяти командный блок 3 сигнзлом по шине 22 переведет адресный к-.:. вошедшего груза с буферной ячейки

14 врегистр 6,,а тот перепишет его через последний элемент распределителя импульсов 2 в последнюю ячейку матрицы памяти 1. Затем сигналами по шинам 33 и 36 командный блок 3 выключит схему памяти 4 и распределитель импульсов 2.

При выходе груза с участка транспортной установки его адресный код должен быть стерт из памяти матрицы 1 н выведен на выходные шины 23, При этом сработает датчик

13, по сигналу которого блок 3 включит по шине 34 распределитель импульсов 2, а сигналом по шине 32 переведет фазоимпульсную схему памяти 4 в режим "регекерацик", т.е, на работу в тактах t и t4.

Пусть адресный код выходящего груза хранится в (i+1)-й ячейке матрицы памяти (ячейки с меньшим порядковым номером находятся в нулевом состоянии). При срабатываник в такте t, i-го элемента распределителя импульсов 2 он через схему памяти 4 считает

i-ю ячейку памяти матрицы 1, ко она своаодна от информации. В такте t2 сработает (i+1)-й элемент распределителя v.ìïóëüñoB 2, ко его сигнал не пропустит схема памяти 4. В такте

t3 вновь сработает i-й элемент распределителя импульсов 2., ко так как в регистр 6 информация не вводится, то i-ю ячейку матрицы памяти запишется нулевой код. В такте t4 (i+1)-й элемент распределителя импульсов через схему памяти 4 ситает (I+1)-ю ячейку матрицы памяти 1. Содержащийся в ней код по шинам 19 поступит на вход регистра 6 и блока контроля считывания информации 5. Последний по вине

25 гюшлет сигнал ка вход блока 3, по которому сигналами по шинам 36 и 33 блок 3 выключит распределитель имтул»;.ов 2 и схему памяти 4. В результате, при сра.батывании регистра 6 в такте t6 адресн»;й код нс будет возвращен в (i+1) -ю ячейку матрицы пгмяти 1, нс будет передан на выходные шины 23 и вход дешифратора 8. По команде, поступившей от блока 3

Но шине 37 задзтчик эталонного кода 9 по шинам 42 передаст этзлокный код на установочные входы дешифратора 8, который, сравнив коды„сформирует ка выходкой шине 41 команду управле;:ия меха1измом транспортксй установки.

Одновременно с выключением распределителя импульсов блок 3 ro ш и,нHе e39 пошлеют команду передачи информации на вход аналогичного устройства адресования последующего участка транспортной установки.

В процессе обрзботки адресной информации все адрескые коды поступают с выхода регистра 6 ка вход блока проверки кода 7. При обнаружении нарушения кода блок 7 формирует

716934

10 аварийный сигнал, который с выходной шины

40 подается на блок сигнализации и (или) аварийного отключения привода установки (конвейера) .

Оператор имеет возможность определить:

5 порядок движения грузов(по их адресным кодам) на контролируемом участке транспортной установки; количество грузов заданного адресного кода.

Необходимые команды, а также заданный адресный код оператор формирует, например, с помощью кнопок, переключателей, выходы которых} заведены на шины 44, а через блок11 ручного ввода информации по шинам 29 и 43 передает на командный блок 3 и эадатчик

15 эталонного кода 9. Вместо оператора соответствующие комайды могут подавать управляющие машины АСУ производства.

При этом командный блок 3 по шине 34 включает распределитель импульсов 2, а сигналом по шине 32 переводит схему фазоимпульсной памяти 4 в состояние "регенерация". В

k 1 этом состоянии схема 4 работает в тактах т, и

t4 и пропускает на входы считывания ячеек матрицы памяти 1 только те игналы распределителя импульсов 2, которые совпадают с этими тактами. 1ак, например (i+1)-й элемент распределителя импульсов 2 сработает первый раэ в такте t2, но его сигнал не пройдет через обмотки считывания матрицы памяти 1, когда этот элемент сработает в такте t4, он считает (i+1)-ю ячейку матрицы памяти. По шинам

19 содержащаяся в ней информация поступит в регистр 6, который в такте t6 возвратит эту информацию в (i+1)-ю ячейку матрицы памяти 1 через шины 24, 16 и (i+1)-й элемент распределителя импульсов 2. Аналогично регенерируется информация и в остальных. ячейках матрицы памяти 1. Таким образом, по мере работы распределителя импульсов 2 вся адрес- 4о ная информация поочередно будет проходить через регистр 6, а с него поступать на выходные шины 23 и вход дешифратора 8.

С шин 23 адресная информация передается на устройства вывода, например, на буквопечатающие устройства или вход машин АСУ.

При определении количества грузов заданного кода этот код вводится через блок 11 и эадатчик 9 на установочные входы дешифратора 8 по командам блока 3, поступающим через шину 37. Коды, содержащиеся в матрице памяти 1, последовательно дешифруются, а результаты дешифровки с выхода дешифратора

8 передаются на вход счетчика 10. Предварительно по шине 38 командный блок 3 устанавливает с-1етчик 10 в исходное положение. Шины

45 счетчика 10 выводятся на устройства индикации, например, на цифровые лампы или на вход машин АСУ.

Оператор может также скорректировать расположение информации в матрице памяти 1, проведя ее сдвиг вперед" или "назад . Для этого он формирует соответствующие команды, которые по шинам 44 через блок 11 и шины

29 поступают в блок 3. Последний переводит схему памяти 4 в состояние "сдвиг" и включает распределитель импульсов 2 по шине 34. если проводится сдвиг информации "вперед, по шине 35, если проводится сдвиг информации "назад" (для сдвига "назад используется обратное включение распределителя импульсов

2}.

При сдвиге ватеред" устройство работает подобно тому, как и при входе груза на участок транспортной установки. Аналогичным образом оно работает и при сдвиге "назад".

Г1ри этом сигналы распределителя импульсов

2 продвигаются от элемента со старшим порядковым номером к элементу с младшим номером. Пусть (при сдвиге "назад") в такте сработал (i+2) -й элемент распределителя импульсов 2, который по шинам 16, 18 и через схему памяти 4 считает (i+2)-ю ячейку матрицы памяти. Сигналы с выхода последней по шинам 19 поступят в регистр 6, а с его выхода в такте t6 через шины 24. 16 и (i+3)-й элемент распределителя импульсов 2 запишутся в (i+3)-ю ячейку матрицы памяти. Далее вновь в такте iI сработае" (i+2)-й элемент распределителя, но его сигнал не пропусп1т схема гамяти 4. В такте tq(i+))-й элемент распределителя 2 через схему 4 считает (i+1)-ю ячейку матрицы памяти 1, а регистр 6 через (1+2)-й элемент распределителя импульсов 2 перепишет адресную информацию в (i+2) -ю ячейку матрицы памяти 1. Аналогично вся информация, содержащаяся в матрице памяти

1 будет сдвинута на одну ячейку назад.

По окончании работы распределителя импульсов 2 он по шинам 26 или 27 (в зависимосп1 от направления включения} пошлет сигнал на блок 3, который выклюп1т распределитель импульсов 2 и схему памяти 4 сигналами IIQ шинам 36 и 33.

Установки непрерывного транспорта берут на себя основной грузопоток предприятия, организовывают производство. Поэтому информационные данные о грузопотоке необходимы для АСУ транспортным потоком и для АСУ производства в целом.

Существующие системы адресования грузов не позволяют снять информацию о грузопотоке, не нарушая своей работы. Поэтому системы АСУ получают от системы алресования или ляраллельНо с ней данные об отправля Mblx грузах и о прохождении грузов через отдельные заданные пункты транспортной установки. Такая илФор716934

Составитель Л. Цобан

Техред З.мужик Корректор В. Бутяга

Редактор Л. Бибер

Заказ 9736/22 Тираж 914 Подгпгсное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная 4