Устройство для контроля блоков памяти

Устройство для контроля блоков памяти

Иллюстрации

Показать все

Реферат

 

Авторы В. И. Самсонов, В. В. Праслов Ю. И. Пепелыгин и Б. П. Лучин изобретения (71) Заявитель (54} УСТРОЙСТВО ДЛЯ КОНТРОЛЯ БЛОКОВ ПАМЯТИ

Изобретение относится к контрольно-измерительной технике, в частности к устройствам .для контроля блоков памяти, в том числе больших интегральных схем оперативных за- поминающих устройств.

Известно устройство аналогичного назна чения (1). Однако обеспечивает низкую точность измерения параметров, блоков памяти.

Наиболее близким из известных устройств для контроля блоков памяти к изобретению является устройство, содержащее блок управления, программный блок, счетчики адресов, циклов, адресных операций, блоки сравнения циклов и количества циклов, коммутатор, дешифратор, амплитудно-временной дис- . криминатор, блоки анализа, формирования управляющих сигналов и формирования адреса (2) .

Это устройство осутцествляет тестовый контроль взаимосвязей между адресными ячейками и между разрядами блоков памяти, контроль работоспособности адресного комму-, татора, а также динамический контроль амплитудно-временных параметров с установле..

Кием области устойчивой работы. При этом известное устройство позволяет проверять блоки памяти динамическими тестами "бегающая "1" или "О", шахматный порядок" и

"переменное циклирование".

Однако данное устройство не позволяет с достаточной точностью контролировать амплитудно-временные (динамические) параметры блоков памяти.

Целью изобретения является повышение точности контроля.

Это достигается тем, что в устройство для контроля блоков памяти, содержащее блокуправления, подключенный выходами к программному блоку, счетчикам адресов; и цик лов и блоку формирования адресов, à входами — к блокам сравнения адресов и количества циклов и амплитудно-временному дискриминатору, входы которого подключены к контактному блоку и программному блоку, связанному своими выходами со входами счетчика адресов, блоков сравнения адресов и количества циклов и блоков формирования чисел и управляющих импульсов, причем по5

20

3 71 следний своими выходами связан с контактным блоком, дешифратор, коммутатор, блок сравнения циклов, выход которого подключен к блоку формирования чисел, а входы . связаны со счетчиком циклов, имеющим двустороннюю связь с блоком сравнения количества циклов, а через блок формирования ад.ресов — со счетчиком адресов, имеющим двустороннюю связь с блоком сравнения адpecos, введены блоки регистров адреса и чисел; многовходовой элемент ИЛИ и два ре гистра, первые входы которых и блоков регистров адреса и чисел объединены и подключены к блоку управления, вторые входы регистров раздельно подключены к блоку управления, выход первого регистра подключен ко входу амплитудно-временного дискриминатора, выход второго регистра — ко входу блока формирования управляющих импульсов, вторые входы блока регистров адреса подключены к блоку формирования адреса, а выходы — к контактному блоку, выходы блока регистров чисел подключены к контактному блоку и амплитудно-временному дискриминатору, а его вторые входы — к блоку формирования чисел, вход которого подключен к выходу многовходового элемента ИЛИ, связанного своими входами с коммутатором, первые входы которого подключены к выходам счетчика адресов, связанным со входами блока формирования адресов, а вторые входы через дешифратор подключены к программному блоку.

Структурная схема устройства для контроля блоков памяти приведена на чертеже.

Устройство содержит блок 1 управления, включающий программирующий генератор 2 тактовых импульсов и блок 3 синхронизации, связанные между собой двусторонней связью и подключенные своими первыми объединенными входами к программному блоку 4, вход которого соединен с выходом блока 3 син хронизации блока 1 управления, а выходы подключены к счетчику 5 адресов, блоку 6 сравнения адресов, счетчику 7 циклов, дешифратору 8, блоку 9 сравнения количества циклов, блоку 10 формирования чисел, амплитудно-временному дискриминатору 11 и блоку 12 формирования управляющих импульсов. Счетчик 5 адресов своими выходами подключен ко входам блока 13. формирования адресов, а счетчик 7 циклов — ко входам блока 14 сравнения циклов. Устройство содержит также коммутатор 15, входы которого подключены к пешифратору 8 и выходам счетчика 5,адерсов, связанным со входами блока 13 формирования адресов, а выходы коммутатора 15 соединены со входами многовходового элемента ИЛИ 16, выход которого подключен ко входу блока 10

7668 4 формирования чисел, регистры 17 и 18, блох

19 регистров чисел, блок 20 регистров адреса и контактный блок 21 для включения объекта проверки, который подключен ко входам амплитудно-временного Дискриминатора

11, выходам блока 12 формирования управляющих импульсов и выходам: блоков 19 и 20 регистров чисел и адреса соответственно.

Управляющие (первые) входы регистров, 17 и 18 и блоков 19 и 20 регистров объединены и подключены к выходу генератора

2 тактовых импульсов-блока 1 управления, вторые входы регистров 17 я 18 раздельно подключены к выходам блока 3 синхронизации блока 1 управления. Выход регистра 17 подключен ко. входу амплитудно-временного дискриминатора 11, а выход регистра 18 — к блоку 12 формирования управляющих импульсов. Входы блоков 19 и 20 подключены со- ответственно к вьгходам блоков 10 и 13, причем вход блока 10 формирования чисел подключей к выходу блока 14 сравнения циклов, вход которого соединен с выходом блока

13 формирования адресов.

Ьлок 1 управления служит для координа ции работы узлов и блоков устройства при.реализации стандартных программ проверки

ЗУ ("обегающая "1" или "О", "шахматнь1й

50 порядок", и т.д.). В частности, входящий в его состав программируемый генератор 2 тактовых импульсов предназначен для задания периода следования указанных импульсов а блок 3 синхронизации синхронизирует раУ боту сче1чиков 5 и 7 адресов и циклов соответственно, регистров 17 и 18 н блока 13 формирования адресов, Программяый блок 4 представляет собой набор 1ч -разрядных регистров памяти и

40 предназначен для хранения информации, необходимой для выполнения программы контроля параметров ЗУ, данные о реализуемом алгоритме контроля, о размере контролируемого

ЗУ, т.е, количестве разрядов адреса, об облас45 тя контроля ЗУ, границами которого является начальный и конечный адрес, о длительности периода следования импульсов синхронизации,о величинах граничных значений считыва1 емого сигнала "0" и "1" для амплитудно50 временного дискриминатора, о длительности управляющих импульсов и их задержке относительно импульсов синхронизации,о длительности контролируемого параметра, например времени выборки, о порядке прохождения информации на входы контролируемого ЗУ— прямой или инверсной. Информация в программный блок 4 может быть занесена иэ

ЭВМ яли с пульта управления (на чертеже не показаны) .

5 71

Счетчики 5 и 7 адресов и циклов соответ. ственно представляют собой N-разрядные двойные счетчики. Счетчик 5 предназначен для выбора ячейки и формирования кода адреса выбираемой ячейки контроля, а счетчик 7 — для подсчета количества циклов т при реализации алгоритмов контроля "бегающая"1" или "0" и "марширующая"1" или

"0".

Блоки 6, 14 и 9 сравнения адресов, циклов и количества циклов соответственно представляют собой цифровые компараторы поразрядного сравнения двоичных чисел, причем блок 6 сравнения адресов предназначен для сравнения двоичного кода счетчика 5 адресов с кодом, задаваемым программным блоком 4, блок 14 сравнения циклов предназначен для сравнения кода счетчика 5 адресов (связь осуществляется через блок

13 формирования адресов) с кодом счетчика

7 циклов и формирования команды для блока 10 формирования чисел на изменение, числовой информации (прямой на инверсную или наоборот) и блока 1 управления — на изменение режима записи на считывание или, наоборот, при реализации алгоритмов койт- . роля "бегающая "1" или "0" и "маршируюIuajt "1" или "0"

Блок 9 сравнения количества циклов цредназначен для определения момента достижения счетчиком 7 циклов адреса конечной ячейки и формирования сигнала "окончание контроля" в блок 3 синхронизации блока 1 управления.

Дешифратор 8 предназначен для управления коммутатором 15, который осуществляет подключение выходов разрядов счетчика 5 адресов к соответствующим входам схемы

ИЛИ 16 и тем самым обеспечивает прохождение сигнала с выбранного разряда счетчика .

5 адресов на вход блока 10 формирования чисел, выполненного на элементе ИЛИ и двух двоичных счетчиках.

Амплитчдно-временной дискриминатор 11 представляет собой два аналоговых компаратора с четырехвходовыми схемами И на выходе. Один из компараторов предназначен для сравнения амплитуды выходного уровня с.эаданным опорным уровнем "1", а второй — с уровйем "0", Посредством схем И фиксируется момент сравнения.

Блок 12 формирования управляющих импульсов выполнен на регистре, двух цифровых компараторах и двух двоично-десятичных счетчиках. Блок 12 предназначен для формирования импульсов с заданной задержкой относительно импульса пуска и с заданной длительностью.

7668

55 на выходах необходимую числовую информацию.

Блок !3 формирования адресов представляет собой дешифратор, два инвертора и коммутатор и предназначен для выработки адреса соответствующей ячейки контроля в соответствии с заданным алгоритмом. Регистры

17 и 18 выполнены íà Д-триггерах и предназначены для управления работой амплитудно-временного дискриминатора 11 и блока 12 формирования управляющих импульсов соответственно. Блоки 19 и 20 регистров чисел и адреса соответственно также выполнены на Д-триггерах и служат для последовательного приема информации контроля и последующей одновременной передачи ее на контро. лируемый объект, помещенный в контактный блок 21, Устройство работает следующим образом.

Контроль параметров складывается из двух этапов, первый из которых является подготовительным, когда в узлы и блоки устройства заносится необходимая информация в соответствии с требуемым алгоритмом контроля. На втором этапе происходит перезапись этой информации в Д- триггеры регистров 17 и 18 и блоков 19 и 20 регистров, передача ее на входы контрблируемого объекта и собственно измерение соответствующего параметра

По сигналу разрешения от программного блока 4 на реализацию требуемого алгоритма проверки на выходах блока 3 блока 1 управления устанавливаются следующие сигналы: сигнал разрешения на работу счетчика 5 адpecos; запрещение работы счетчика 7 циклов; разрешение формирования сигналов записи информации посредством блока 12 формирования управляющих импульсов (сигнал из блока 3 синхронизации на вход блока 12 поступает через регистр 18), запрещение работы амплитудно-временного дискриминатора

11 (через регистр 17), разрешение на формирование адреса ячейки контроля в соответствии с реализуемым алгоритмом, По получении сигнала с блока 3 синхронизации счетчики 5 и 7 адресов и циклов устанавливаются в состояния, соответствующие коду, адреса начальной ячейки контроля. Код адреса начальной ячейки контроля с выходов разрядов счетчика 5 адресов поступает на входы блока 13 формирования адресов, который по сигналу, поступившему из блока

3 синхронизации, формирует на своих выходах адрес начальной ячейки контроля. По сигналу с программного блока 4 блок 10 формирования чисел, в соответствии с реализуемым алгоритмом проверки, формирует

8 программным блоком 4 момент времени, определяемый стробимпульсом. Оценка амплитуды выходного уровня "0" или "1" осуществляется путем сравнения в аналогоsb!x компараторах амплитудно-временного дискриминатора 11 с заданными программным блоком 4 опорными уровнями; При этом выходные сигналы блока 19 регистров чисел управляют работой компараторов таким образом, чу при считывании амплитуд уровней

"0" или "1" работает соответствующий компаратор. Результат контроля поступает в блок

1 управления и оттуда, при необходимости на информационную обработку.

Таким образом осуществляется запись и считывание информации из ячеек памяти проверки. При этом устройство реализует следущие алгоритмы контроля: "шахматный порядок", "кодовая последовательность", "бегущая "1" или "0", "марширующая "1" или "0".

При реализации алгоритма контроля "шахматный порядок"., в блоке 10 формирования чисел включается в работу двоичный счетчик, входящий в его состав. Управление этим счетчиком осуществляется программируемым генератором 2 тактовых импульсов блока 1 управления. При этом на выходе разряда счетчика формируется код чисел "0" и "1".

Дешифратор 8, управляемый программным блоком 4, разрешает прохождение через коммутатор 15 сигналов с выхода младшего разряда строки счетчика 5 адресов, Эти сигналы через многовходовый элемент

ИЛИ 16 поступают на блок 10 формирования чисел, по которым последний изменяет чередование уровней "0" н "1" при переходе с одной строки на другую в объектс проверки.

При реализации алгоритма контроля "кодовая последовательность" дешифратор 8 аналогичным образом разрешает прохождение кодов адресов со счетчика 5 на вход блока 10 формирования чисел.

При реализации алгоритмов "бегущая "1" или "0", "марширующая "Г или "0" производится запись "1™ или "0" соответственно во все ячейки памяти объекта проверки выше. описанным образом, По окончании записи блок 14 сравнения циклов формирует сигнал равенства кодов, установленных на выходах разрядов счетчиков 5 и 7 адресов и циклов соответственно, по получении которого блок 10 формирования чисел вырабатывает инверсную информацию, а блок 3 синхронизации блока 1 управления формирует сигнал на разрешение записи этой информации в начальную ячейку памяти, после чего устройство переходят в режим считывания информации из ячеек памяти. Этот процесс

7 71766 8

Таким образом на первом, подготовитель ном,этапе осуществляется формирование информации контроля для записи ее в начальную ячейку памяти объекта проверки. Эта информация устанавливается на входах блоков 19 и 20 регистров чисел и адреса. Перезапись этой информации в регистры блоков

19 и 20 и выдача ее в ячейку памяти осуществляется следующим образом, Сигналом "начало контроля" от програм- 1о много блока 4 осуществляется запуск программируемого генератора 2 тактовых импульсов блока 1 управления, Генератор 2 формирует тактовые импульсы, нериод следования которых равен длительности адреса выбранной ячейки контроля.Пер- 15 вым тактовым импульсом осуществляется перезапись информации контроля начальной ячейки в регистры блоков 19 и 20 чисел и адреса из блоков 10 и 13 форМирования чисел и адреса соответственно. Эта информа- 20 ция поступает на входы контролируемой начальной ячейки памяти объекта проверки по сигналам, вырабатываемым блоком 12 управляющих импульсов, управляемым программным блоком 4 и блоком 1 управления через регистр 18..Одновременно первый тактовый импульс 1тоступает на вход блока 3 синхронизации и тем самым создает условия для формирования информации контроли следующей ячейки памяти. При этом первый подготовительный, этап контроля последующей ячейки совпадает со вторым этапом контроля предьтдутцей.

Процесс записи информации во все ячейки памяти объекта проверки происходит вы- 35 шеописанным образом до тех цор, пока счетчик 5 адресов не установится в состояние, соответствующее коду адреса конечной ячейки памяти объекта провеоки. При этом блок Ь сравнения адресов вырабатывает сигнал, со- 4О гласно которому блок 3- синхронйзации переводит блоки устройства из режима записи в режим считывания информации, а счетчик

5 адресов устанавливается в состояние, соответствующее коду адреса начальюй ячейки 45 контроля.

В режиме считывания информации блок.

3 синхронизации посылает через регистр 17 сигнал, разрешающий работу "амплитудювременного дискриминатора 11, а через ре- 50 гистр 18 — сигнал, устанавливающий блок

12 формирования управляющих импульсов в режим считывания, при котором на выходах блока 12 устанавливаются соответствуюшяе сигналы. Амплитудно-временной дис- Я криминатор 11 производит в каждом цикле считывания оценку амплитудно-временных параметров объекта проверки в заданный

717668

9 происходит до тех пор, пока блок 14 сравнения циклов не зафиксирует момент равенства кодов на выходах счетчиков 5 и 7 адре. сов и циклов соответственно. В момент равенства указанных кодов в режиме считывания блок 14 сравнения циклов формирует сигнал, по которому блок синхронизации вырабатывает сигналы на увеличение содержймо- го счетчика 7 циклов на единицу. При этом содержимое счетчика 5 адресов не изменяется. Устройство снова переводится в режим записи информации, причем блок 10 формирования чисел вырабатывает прямую информацию, которая записывается, в адрес начальной ячейки памяти. Блок 3 синхронизации блока

1 разрешает работу счетчика 5 адресов, Содержимое последнего увеличивается на единицу, блок 14 сравнения циклов фиксирует равенство кодов счетчиков 5 и 7 адресов и циклов по адресу второй ячейки памяти. Так же осуществляется запись инверсной информации во вторую ячейку, после чего устройство снова аналогичным образом переводится в режим считывания, Дальнейшая работа устройства при реализации алгоритмов "бегущая "1" или "0", осуществляется вышеописанным образом до тех пор, пока на выходе счетчика

7 циклов не установится код адреса конеч-" ной ячейки, что фиксируется блоком 9 сравнения количества циклов, который формирует сигнал для блока 3 синхронизации. При одновременном получении сигналов с блоков 6 и 9 сравнения адресов и циклов соответственно блок 3 синхронизации по окончании режима считывания формирует сигнал "окончание контроля".

Формула изобретения

Устройство для контроля блоков памяти, содержащее блок управления, подключенный выходами к программному блоку, счетчикам адресов и циклов и блоку формирования адресов, а входами — к блокам сравнения адресов и количества циклов и амплитудновременному дискриминатору, входы которого подключены к контактному блоку и программному блоку, связанному своими выходами со входами счетчика адресов, блоков сравнения адресов и количества циклов и бло5 ков формирования чисел и управляющих импульсов причем последний своими выходами связан с контактным блоком, дешифратор, коммутатор, блок сравнения циклов, выход которого подключен к блоку формирования чисел, а входы связаны со счетчиком циклов, именицим двустороннюю связь с блоком сравнения количества циклов, а через блок формирования адресов — со счетчиком адресов, имеющим двустороннюю связь с блоком сравнения адресов, о т л и ч а ющ е е с я тем, что, с целью повышения точности контроля, введены блоки регистров адреса и чисел, многовходовой элемент ИЛИ и два регистра, первые входы которых и блоков регистров адреса и чисел объединены . и подключенй к блоку управления, вторые входы регистров раздельно подключены к блоку управления, выход первого регистра, подключен ко входу амплитудно-временного

5 .дискриминатора, выход второго регистра ко входу блока формирования управляющих импульсов, вторые входы блока регистров адреса подключены к блоку формирования адреса, а выходы — к контактному блоку, выходы блока регистров чисел подключены к контактному блоку и амплитудно-временному дискриминатору, а его вторые входы— к блоку формирования чисел, вход которого подключен к выходу многовходового элемента ИЛИ, связанного своими входами с коммутатором, первы входы которого подключены к выходам счетчика адресов, связацным со входами блока формирования, адресов, а вторые входы через дешифратор подключены к программному блоку, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР У 471560, кл. G 01 и 31/28, 1976.

2. Авторское свидетельство СССР М 526954, :кл. 6 01 R 29!00, 1975, 717668

Составитель А. Беляев

Редактор Т. Клюкина Техред Н.Ковалева . Корректор А: Гриценко .

Заказ 9833/62 Тираж 1019 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская иаб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4