Устройство для умножения на п-разрядов множителя

Устройство для умножения на п-разрядов множителя

Иллюстрации

Показать все

Реферат

 

(72) Автор; . изобретения

С. И. Скрипндына

Московский ордена Трудового Красного Знамени инженерно-физический институт (71) Заявитель (54) УСТРОЙСТВО. ДЛЯ УМНОЖЕНИЯ HA 1-РАЗРЯДОВ

МНОЖИТЕЛЯ

Изобретение отюсится к вычислитель юй технике и может быть использовано в арифметических устройствах цифровых вычислительных машин.

Известно устройство для умюжения содержащее сумматор, регистр мюжителя, 5 блоки произведения мюжимого на константы, блоки выдачи произведения мю, жимого на константы со,сдвигом и без. сдвига jlj .

Однако это устройство отличается сложюстью и низким быстродействием.

Наиболее близким по технической сущности к изобретению является устройство, содержащее сумматор, блок управления, регистр множителя ф=еох{2 «2 ) (кь, =Е„+ „, Е„=Е„„.,„„,, ) б ов прведе мо на ко - 20 станты (2p + 5 ), (где Р1 0,1,2..., (q -1), выходы которых соединены с информационными входами соответствующих блоков выдачи в сумматор произведения

2 множимого на константу со сдвигом на нф, йе .р :((од.,(Р,-Bay,<ãð, <))), . («" е.+а,(е. д„-еаза,с рр4)))), 1- целая часть разрядов влево, управ ляющне входы которых соединены в соответствующими выходами первой группы выходов блока управления, первый выход второй группы выходов которого соединен со входом младшего разряда сумматора, выходы И разрядов регистра множителя соединены со входами блока управления 2»

Недостатком данного устройства является сложность.

Цель изобретения - упрощение устройства.

Для этого в него введен коммутатор прямого и обратюго кода, информационные входы которого соединены с выходами всех блоков выдачи в коммутатор про-! изведения множимого на константы, а первый и второй управляющие входы коммутатора прямого и обрат юго кода соединены соответственно со вторым и тре3 717 тьим выходами второй группы выходов" блока управления.

На фиг. 1 представлена функциональ ная схема устройства для умножения на

g -разрядов множителя, на фиг. 2 — при мер устройства на пять разрядов множителя.

Устройствс для умножения на разрядов множйтеля содержит регистр мно жителя 1, сумматор 2, блок управлении

3, ф блоков произведения 4 множимого на константы, ф.K Рф блоков. 5 выдачи в сумматор произведения множнмого на константы, коммутатор 6 прямого и обратного кода.

Сумматор и регистр множители име ют схемы сдвига вправо на И разрядов.

Каждое число из множества чисел, определяемого И -разрядным множителем, представляется в виде суммы или разности двух чисел из определенного минймального набора чисел, которые реализуются в устройстве с помощью блоков произведения 4 множимого на константу и блоков выдачи 5 в сумматор произведения множимого на константу с определенным,: сдвигом. Выбор требуемых блоков 4 и 5 и код, прямой или обратный, производится блоком управления Э в соответствии с алгоритмом функционирования устройст ва.

Алгоритм функционирования устройства описывается к характеристическими мат р аиачи чисел, простроенными по следующим законам. !

Прямоугольная Матрица> 2« "2«стро-

1 ится иэ последовательносту чисел 0-" .с количеством столбцов 2 к и количеством строк 2" ", т= к+ цк ° Матр ца Э2т1„j«ïî числу столбцов. делится вертикальной чертой раздела на две под-

° I и ° « матрицы Ъ22 „ „и Ъ „,)„. Ле-1 вая подматрица Ъ|щ„ „ имеет 2 к"1 столбца. Каждый ее член равен сумме соответствующих членов ее первой строки и ее первого столбца. Правая подмат- рица D „j" достраияается над первой строкой, каждый член которой равен зеркально -отраженному относительно вер-. тикальной черты раздела члещ первой строки левой маттпщы р „.)» со знаком минус, и последним столбцом, каждый член которого есть число, на единицу болыпее числа предыдущего столбца.

Каждый член подматрицы Ъ2„1, Ра" вен разности соответствующих членов

764. 4 своего последнего достроенного столбца и надпервой строки.

Прямоугольная матрица Ъл «ч )».„ строится и преобразуется аналогичным

-4 5 образом из чисел 2 к и 0-2 ", составляющих первую строку подматрицы

5 j» и имеет 2 " строки 2 " столбца.

Прямоугольная матрица Ъ22т„. т„

1О строится уже из чисел 0-2 «1 и т.д., прямоугольная матрица Ъ,,т ) строится иэ чисел 0 - 2 и имеет 2 строки и 2 4 столбца. Так образуют к характериВ

Каждому члену самой длинной первой

l строки подматриц Ък, равному нечетному числу, ставится в соответствие один блок произведения 4 множимого на кон20 станту, каждый иэ которых соединяется с блоком выдачи 5 своего содержимого в прямом коде со сдвигом ЙаРф(К)разрядов влево, где (р ) = ((О,Д,2 „„(2„- Ео ЦЙ р1+ 4))), („4 g„+2, . Р„.М„-Ео,(2р;. ))), - иелая часть.

Выходы всех этих блоков выдачи 5 соединены с коммутатором 6 прямого и обратного кодов. зо

Требуемое произведение ищется в виде м = (;„, .. (... Л„ 21...) м, где Q - множймое, . I4 — множйтель, 8) — соответствующие члены первых к

I столбцов характеристических матриц 9к

A — соответствующий член первой стро ки подматрицы Ъпт,j„, 8)„и А реализуется с помощью выбора соответству40 ющего блока выдачи 5, соединенного с блоком произведения множимого на константу.

Устройство функционирует следующим образом.

В первый такт работы устройства в

cooTBeTcTsHH со значением множителя блок управления 3 вырабатывает один си2 нал, отпирающий блок выдачи 5, который реалязует умножение множимого иэ числа 8) соответствующее члену первого (последнего), столбца матрицы D j

» М стоящему в одной строке со значением множителя, и второй сйгнал блок 3 вырабатывает на коммутатор прямого и обрат»

55 юго кода, который отпирает его прямой выход, в результате чего в сумматор передается число Ь к )Ч, Если при этом (Рк+ 4 ) разряд множителя равен единице, то блок управления 3 вырабатывает

4 6 константу со сдвигом на 3, 4 и 5 разрядов влево.

Йла 1= 1, Рд = O, т.е. блок произведения множимого на константу 3 со сдвигомна(p + 0 +1) =3+0 3 разряда влево.

Устройство для умножения на пять разрядов множителя (см. фиг. 2) содержит регистр множителя 7, сумматор 8, блок управления 9, блок произведения

10 множимого на константу 1, блок про- изведения 11 множимого на константу 3, блоки выдачи 12-16 в сумматор произве1 денна множимого на константу 1 со сдви-. гом соответственно на один, два, три, четыре, пять разрядов влево, блок выдачи

17 в сумматор произведения множимого на константу 1 беэ сдвига, блоки выдачи 18 и 19 в сумматор произведения множимого на константу 3 без сдвига и со сдвигом на три разряда влево соответственно, коммутатор 20 прямого и образ ного кода выходы 21-31 блока управле) ния.

Устройство функционирует следующим обрезом.

Если пять младших разрядов множителя составляют одни из чисел 4, 5, 6, 7, 8, 9, 10,или 11, то блоком 9 вырабатывается сигнал, возбуждающий выход 21, в результате чего множимое, умноженное на 8, через блок 14 передается в сумматор 8. Если при этом число равно 9, 10 или 11, затем вырабатываю п:я регистром

7 сигналы, вазбуждаюшие соответственно выходы 22, 23 и 24, которые управляют подачей в сумматор соответственно множимого в прямом коде беэ сдвига, удвоенного либо утроенного множимого через блоки 17, 12 и 18. Требуемое число поступает на вход блока 20, поскольку при этом сигнал вырабатывается на выходе

21, то на выходах блока 20 коммутируется число, поданное на его вход, которое и передается в сумматор 8, и результате чего в нем образуется требуемое произведена . Если пять младших разрядов множителя образуют число 4, 5, 6 или 7, то вначале, одновременно с возбуждением выхода 21, передающего в сумматор 8 увосьмиренное множимое, возбуждается выход 26, который записывает в младший разряд сумматора 8 единицу, то есть в сумматор 8 передается число, равное множимому, умноженному на 8, плюс единица. Смысл прибавления единицы в Младший разряд сумматора заключается в следующем. Если есть два

5 71776 также сигнал, подающий в первый разряд сумматора единицу для образования дополнительного кода следующего слагаемого.

Во второй такт работы устройства блок 5 управления 3 отпирает блок выдачи 5, соответствующий члену первого (последнего) столбца матрицы Зщ I,,коИ К-4 торый стоит в одной строке с числоМ, которое в первой (надпервой) строке матри- 10 цы Ъи, ), соответствует значению множителя, реализуя умножение множимого на число 8 „. Одновременно с этим, если (як+4 I разряд множителя равен единице, блок управления 3 отпирает инверсный выход коммутатора пря!мого и обратного кодов (при (E g4 4. ) разряде равном нулю, отпирается прямой выход коммутатора), и в сумматор подается число +9 M или -Я .у И к-

B третий такт работы схемы число заводится в сумматор 2 блоком управления 3 отпиранием блока выдачи 5, соответствующего члену nepaoro

25 (послед"его) столбца матри"ы 3 п . Зк-i стоящему в одной строке с числом, которое является членом первой строки подMmpMubt 3) столбцу, в котором стоит значение пер° > 30 вой строки подматрицы Ъп в одном столбце с которой стоит значение множителя, и т.д., пока в K -oM такте в сумматор не поступит значение

3 М, после чего блок управления 3

31

35 передает в сумматор значение A,гл„° l4 с требуемым знаКом, соответствующее члену первой строки последней матрицы

Ъ „)4

В результате в сумматоре 2 за (+ 1)-ый такт будет реализовано требуемое произведение.

Работа устройства разбирается на примере, когда l1 5, то есть на приме« ре умножения сразу на пять разрядов мно-45 жителя.

Йла этого устройства выби >аем,44 =2, тогда Г 3, =IndX(2, 2 1=2 и

1 для 0 (>p + 50 т.е. устройство содержит два блока произведении ь южимого на константы 1 и

3, 2" 1 = 2 4 блока вьщачи в сумматор произведения множимого Н8 константу 1 и 3 со сдвигом наP+ c разрядов влево. Для 1 = 0 О, 1, 2, следовательно, блок произведения множимого на константу 1 имеет блоки выдачи. в сумматор произведения множимого на

7764 .. 8

7 71 числа в двоичном коде А и С, то, чтобы вычесть иэ А число C надо образовать дополнительный код числа С и прибавить его к числу Д. Дополнительный код — это обратный код числа" плюс единица в младшем разряде,, Например, С-" ОО ЯО, обратный код 1100 дополнительный код 4)Q)Q „т. е., чтобы

"получить разрядность А и Q надо выполнить А+С+(, где © — обрвтный код числ ла. Разность может быть получена как (А+1 )tC, что и реализуется устройст вом при получении произведения путем разности двух щжйейфИчййх произведений. Затем, в зависимости от значения множителя 4, 5, 6 или 7, возбуждаются выходы 21, 30, 29 или 22 блока 9. При этом на вход блока 20 поступает через блоки 13, 18, 12 или 17 соответственно либо йрямой код учетверенного множимого (блок 13, управляющйй вход 27, для числа 4) либо прямой код утроенво, го множимого (блок 18, управляющий вход 24 для числа. 5), либо удвоенное множимое в прямом коде (блок. 12, управляющий вход 23 для числа 6) либо множимое в прямом коде беэ сдвига . (блок Я,7, утфвииющий вход 22 для чмс лв 7). Так как при Этом возбужден вход 25 блока 20, то на его выходах коммутируется обратный код числа, цо- данного на его входы, которое, передаваясь в сумматор 8, вычитается, из за-. фир:ированного твм результата 8N-4, 8Я-ЗЯ, 8М2Л ипн 8Я-Я для числа

4,8,6 и 7 сoeise mro М миолиьмое).: .-.:: - -: -

Если- пять младших разрядов множи"теля составляют одно из чисел 12 - 19„

28 - 31, 20 - 27, то аналогичным образом сйгналами уйфавлеййя" с вйходов блока 9 на входы 28, 29 и 30 через блоки 16, 15, у 19 передается " Мюййкй)е," умноженное на 16, 32 илй 24 соответственно. Если эти пять разрядов множителя составляют число 17 или 25, то

"затем возбуждаются выходы 25 и 22 блока 9, и через блоки 17 и 20 мюжи мое прибавляется к содержимому сумма« тора 4, реализуя умножение на требуемое число.

Если пять младших разрядов множителя составляют число 18, или 26, то возбуждаются выходы 25 и 23 блока 9 и через блок 12, через блок 20, коммутирующий нв своих выходах прямой код входящей величины, удвоенюе множимое в йрямом коде передается в сумматор 4.

Если множитель равен 19 или 27, то возбуждаются управляющие выходы 24, 25, утроенное множимое в прямом коде через блок 18 и блок 20, коммутирующий на своих выходах прямой код своей вход-. ной величины, передается в сумматор 8, в результате чего в сумматоре 4 реализуется требуемое произведение.

Если пять младших разрядов множите1О ля составляют число 12 - 15, 28 — 31, 20 - 23, то одновременно с выдачей в сумматор 8 множимого, умноженного соответственно иа 16, 32, 24, в младший разряд сумматора 4 сигналом с выхода

Ъ

26 заводится единица, то есть в сумматор передается число 16М+1, 32М+1, 24М+1), где Я - множимое. Прибавление; этой единицы не увеличивает времени суммирования в сумматоре, так как млад-, ший разряд чисел 16М, 32М и 24М всегда равен нулю. Затем, если мюжитель равен 12, 28 или 30, возбуждаются выходы 21, 15 и 31 блока 9, в результате

75 . чего через блок 13 на выходы блока 20 поступает учетверенное множимое, которое блоком 20 инвертируется и уже в обратном коде поступает в сумматор, вычитаясь из зафиксированного там числа, ЗО реализуя в результвте умюжение мюжимого на числа 12, 28 или 20. Если пять младших разрядов мюжителя равны

13, 29, 21 или 14, 30, 22, или 15,,31, 23, то умножение на эти числа производится аналогичным образом с помощью

35 сигналов управленияс выходов 23, 22 и

21 соответственно, блоками соответственю

18, 12 и 17 с последующим,инвертированием в блоке 20 и подачей в сумматор в обратном коде. Умножение на множитель, равный 1,2 или 3, осуществляется подачей соответствующих произведений в сумматор 8 сигналами с выходов 21, 22 и 23. Первые выходы его при этом не

45 возбуждаются.

Благодаря данному техническому решенйю предюженное устройство примерно в два раза проще иэвестюго.

Формула изобретения

Устройство для умножения íà и -разрядов м иИщтеля, содержащее сумматор, блок управления, регистр множителя

С(=о 1с1х (2 ", 2 " ), гдеk> 1, n=Q „Е„-Е„„ М„.,f .... happ изведения множимого на константы (2Р + 1); т де р; 0,1..., (ф -1), 9 717764 10 выходы котоРых соединены с.ннфоРмаци- жр прямого и обратного кода, ннформационн"" входам тв вУющих блоков o Ie входы юг соединены с выхвыдачи в сУмматоР пРоиэведениЯ множй- дами всех блоков выдачи в сумматор промого на константу оо сдвигом íà лу, изведения множимого на кон танты, а

rgfQ 0, 1, 2, " (йсЧЦ Р +ig> 5 первый и второй управляющие входы ком

" t W

Р т л и ч а ю щ е е с я тем, что, c ae tS Ир 676422, кл. G 06 F 7/39, лью упрощения, в него введен коммун- 01.04.77 (прототип).

4

717

Составитель А. Уткин

Редактор Г. Клюкина Техред М. Keiieaeeut Корректор С. Шекмар %%

Заказ 9849/67 Тираж 75l Подписное

0НИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж 35, Раушскаи наб., д. 4/5

Филиал ППП "Патент, г, Ужгород, ул, Проектная, 4