Устройство для решения систем дифференцильных уравнений

Устройство для решения систем дифференцильных уравнений

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

И ЗЬЬееЕТЕ Н ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советски к

Социалистически к Реснубнин

17778 (6I ) Дополнительное к авт. санд-ву (22) Заявлено03.10.77 (21) 2529949/18 24

G 06 F 15/32 с присоединеннеее заявки ¹(23) Приоритет

3ЪсударстеенныМ наинтет

СССР ю данаи изобретений и еткрытнй

Опубликовано 25.02.80. Бюллетень № 7

УДК 681.З (088.8) Дата опубликования описания 28,02,80 (72) Авторы изобретения

Г, Е. Пуков и И. Н. Войтенков

Институт электродинамики АН Украинской ССР (7!) Заявитель (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ СИСТЕМ ДИФФЕРЕНН4АЛЬНЫХ

УРАВНЕНИЙ

Изобретение относится к области вы=

)числительной техники и может быть применено для решения с высокой точностью систем обыкновенных днфференпи альных уравнений, например в системах парамет5 рической идентификыни и управления сложными динамическими системами и обьектами.

Известны устройства (вычислитвльныв структуры) для решении систем обыкновенных дифференциальных уравнений, содержащие блок управления, блок памяти, блоки коммутаторов (управляемых ключей ), блоки умножителей, сумматоров, интеграторов и функциональных преобразователей

Е1

И зввсчные вычислительные структуры позволяют находить решения систем-обыкновенных дифференциальных уравнений пер-2о вого порядка путем предварительного определения вектора правых частей системы и последукелего его интегрирования для получения вектора решения.

Недостатком известного устройства яв- ляется низкая точность получаемого решения.

Наиболее близким по технической сущ ности к изобретению является устройство, содержащее блок управления, блок памяти, первый и второй коммутаторы (2J.

Недостатком известного устройства является низкая точность работы устрой ства. Лелью изобретения является повышение точности работы устройства.

Поставленная цель достигается тем, что в устройство дополнительно введены

"первый и второй блоки сдвига, блок рвк курентных вычислений, первый и второй сумматора, элемент ИЛИ н блок сравнения, причем первый, второй и третий выходы блока памяти подключены соответ ственно к первому, второму и третьему входам блока реккурентных вычислений, первый выход которого соединен с первым входом первого коммутатора, первый вь ход которого подключен к первому входу

3 717778, 4 первого блока сдвига, первый, второй и ИЛИ являются соответственно четвертым, третий выходы которого соединены с вто- пятым и шестым входами блока реккурена рым, третьим и четвертым входами пер- ных вычислений, управляющий вход сумма- вого коммутатора, второй, третий и чет- тора является управляющим входом блока вертый выходы которого подключены к 5 реккурентных вычислений. четвертому, пятому и шестому входам бло- На чертеже представлено предлагаека реккурентных вычислений, второй вы- мое устройство.,: ход которо1 о соединен с первым входом второ- Устройство содержит блок 1 сдвига гокоммутатора,второйвходкоторогоподклю- информации, блок 2 коммутаторов, блок чен к входу первого сумматора и к перво- о 3 реккурентных вычислений, блок 4 памяму выходу блока реккурентных вычисле- ти, блок 5 управления, сумматор 6, блок ний, выход первого сумматора соединен 7 коммутаторов, элемент ИЛИ 8, сумма с первым входом второго блока сдвйга и тор 9, блок 10 сравнения а блок 11 сдви с .вторым входом второго коммутатора, га. Блок 1 сдвига информации состоит из первый, второй и третий выходы которого 15: элементов ИЛИ 32, запоминакщих регион подключены к первому, второму и третье- ров 12, 23 и ЗЗ. му входам элемента ИЛИ, выход которога Блок 2 коммутаторов состоит из эле» соединен с входом второго сумматора, ментов И 13-16. выход которого подключен к входу блока Блок 3 реккурентных вычислений состо единен с вхо о иг Hs 97!eMeHTO+ HAH 17 rrepsoro блока дом блока управления, четвертый и пя алый 18умножителей,элементов ИЛИ 19, бловыходы блока памяти подключены соответ ка 20 наканливаюших сумматоров; блока ственно к второму и третьЪму входам, знака. .второго блока сдвига, выход которого сое» Блок 11 сдвига состоит из запоминадинен с третьим входом второго коммута- кицих регистров 24 и 25 и блока 26 ин

25 тора, четвертый вход котороГо поЖйючен верторов знака. к второму выходу блока реккурентных вы Блок 7 коммутаторов состоит из упчислений, четвертый восход второго ком- равлякщего триггера 27 и коммутаторов мутатора соединен с вторым входом пер- 28-31„ вого коммутатора, третий вход которого третий вход которого 3О Работа предлагаемой вычислительной подключен к шестому выходу му вы доду блока памя системы поЯснЯетсЯ на пРимеРе РешениЯ ти, pIp"

-" авляющи" входы первого и второго систем дифференциальных уравнений вида блока п мя и бл рек / ® Х® g(qj g(pj курентных вычислений, aepsoro и второго Я-

""с П4ЯаФоров, первого и второго коммутато- 35 гд ® р р

35 где х(Ю вектор йеизвестных; ров, блока" сравнения соединены с coo ãбл - " ы оот- В(О матрица переменных коэффицивеетств5пацими выходами блока управления.:

f(t) - вектор правых частей;

Кроме m б к pemypeam вычи лений содержит блоки, ìíoæåíèÿ» сумма- <о Х(О1 - начальное значение х(ц при =О.

РтОР и элементы ИЛИ выход - Изволь у т обр з в р первого из которых подключен к первому входу первого блока умножения, .второй И - х(м)+у: A.,(Я) x,.(ê-6) Р.(к),х.,(о)=х(;н), ка реккурентных вычислений, выход блока 45, Н -"о уЫноженйя подключен 1с"первому входу вто- где Х (К) вектор k -х дискрет, нзобрарого элемента ИЛИ,- выход"которого" сое жающий вектор j (1 вектордийей с входом сумматора, выход которо функции;

Al подкл1очеп к йзрвому входу второго Fj(8) вектор К -х дискрет, изобраблока умнойЬния; виход которого являет, жаюший вектор 51(1) векторся первым выходом блока реккурентных функции; вычислений и- соединей с входом инверто А (6) - матрица p -x дискрет, изображара, вша од которого""является вторым вы» юшая матрицу A,q(t) матричной ходом блока реккурентных вычислений, функции. Работа вычислительной системы начина вторые входы второго элемента "И™м4 и го бл умножения являются соот» ется с вйдачи скгналов yilpàâëeíèÿ с выя на ляющие ветственно вторым и третьим входами ходов блока 5 управления на управ блока реккурентных вычи вычислений первый, входы блока 4 памяти. и запоминаюцих второй и третий входы первого элемента регистров 24 и 25. При поступлении этих

78 6 ется суммирование вектора Г1 (Ъ)1 по« ступающего на входы блока 2 с выходов элементов ИЛИ 19, с величиной, находяшейся s блоке 20 (в первом цикле работы системы это - код нуля). После это-го по сигналам управления из блока 5 осуществляется считывание из блоке 4 памяти на вторые входы блока 18 умножителей величины. (A1 (0))1 значение произведения (- А1(o) х; (0) ) поступает с выходов блока 18 через блок 19 на входы блока 20 сумматоров, где суммиру» ется в следующем такте работы системы (при поступлении сигналов управления из блока 5) с величиной, находящейся в бло ке 20 (в первом цикле работы системы это - вектор F1(3), В следующем такте из блока 4 памяти на вторые входы второю блока 21 умножйтелей считывается соответствующее значение коэффициента Н/(A>1) на выходах блока 21 формируется значение вектора дискрет

Xj (1)/ =О1 а. нв выходах блока 22 инверторов знака - его инверсное значение. В следующем такте полученный вектор дис крет поступает на сумматор 6 и через открытый единичным сигналом с инверсного выхода управляющего триггера 27 элемент И 28 коммутатора 7 на первые входы элементов ИЛИ 8. В сумматорах

6 и 9 по сигналам управления из блока

5 определяются значения выражения

Х1 < (0)=Х1() и левой части неравен-, ° k=-rn ствв : (-1) Х.(3)-М. (0)йЯ соответствен K=0 но. В следующем такте проверяется в блоке 10 сравнения выполнение условия неравенства. Если оно выполнено и пере-, крыт весь интервал интегрирования,то осуществляется останов вычислений. Если условие окончания не выполнено, то из блока 5 управления последовательно подаются управляющие сигналы нв заломи» накщие регистры 25 и 24 блока сдвига, 11 .— осуществляется сдвиг записанного в регистре 24 значения вектора дискрет .Хо(0) в регистр 25, а значение нового вектора дискрет х1 1.1 (О) /j =O с выхода сумматора 6 записывается в регистр 24. °

B следующем такте работы подаются уп равляющие сигналы на элемент И 30 коммутатора 7, и новое знвчейие вектора дискрет Х1 .1(0)/4=0 через открытый элемент И 30 поступает на первые входы блока 1 сдвига информации вместо предыдущего вектора

) поступавшего из блока 4 памяти. После этого Осуществляется установка s нуль, аналогично опи5

7177 сигналов происходит считывание из блока

4 памяти и запись в запоминающие регистры 24 и 25 начальных условий. В регистр

24 заносится значение вектора дискрет

Хо(ф:)дновременно из блока 4 памяти нв третьи входы блока 1 сдвига инфор-; мации поступает вектор дискрет Хо(0} "-Хо .

По сигналам управления из блока 5, поступающим на соответствующие управляющие входы, осуществляется установка 10 нулевых начальных условий в запоминающие регистры ЗЗ, 23 и 12, в суммато- . ры 20, 6, 9, блок 10 сравнения и управляющий триггер 27. По сигналам управления иэ блока 5, поступающим науправля

15 ющие входы коммутатора 31 блока 7 коммутаторов, инвертированный вектор дискрет (- X(o)) с выходов блока 26 инверторов знака через коммутатор 31 поступает на третьи входы элементов ИЛИ

ЛИ 20

8, и с выходов последнего — на входы сумматора 9. По сигналам упрввления,поступакщим из блока 5 управления на управляющие входы сумматора 9 осуществля15 ется суммирование занесенного первоначально в него кода нуля и значения вектора дискрет (- Х q (О) ).

При последовательном поступлении сиг1 нвлов управления иэ блока 5 на управля30 юшие входы запоминающих регистров 12, 23 и 33 осушествляется сдвиг информации в блоке 1. В регистр 12 записывает» ся информация, хранившаяся в регистре 23 а в последний - информапня, хранившаяся в регистре 33. В регистр 33 записывается при этом информация, поступающая на вход блока 1 сдвига информации, т.е.

as первом шаге — зкачение вектора ХО(0).

После этою по сигналам управления: из

40 блока 5 осуществляется установка в нуль сумматора 6. С поступлением сигналов из блока 5 управления нв управляющие входы элемента И 14 коммутатора 2, значение вектора дискрет, хранящегося в

45 запоминающем регистре 33„поступает через открывшийся элемент И 14 на первые входы элементов ИЛИ 17 блока

3 реккурентных вычислений и с выходов блока 17 - на первые входы блока 18 умножителей. После этого по сигналаМ управления, поступающим из блока 5 уп» рввления на управляющие входы блока 4 памяти, осуществляется считывание из блока 4 на вторые входы элементов ИЛИ

19 значения вектора дискрет ;(К). По сигналам управления из блока 5, поступающим На управляющие вхОды блОкв 2 0 накапливающих сумматоров, Осуществля» го коммутатора, второй, третий и четвертый выходы которого подключены к чу вертому, пятому и шестому входам блока реккурентных вычислений, второй выход которого соединен с первым входом второго коммутатора, второй вход которого подключен к входу первого сумматора и к первому. выходу блока реккурентных вы числений, выход первого сумматора, сое динен с первым входом второ о блока сдвига и с вторым входом второго коммутатора, первый, второй и третий выходы которого подключены к первому, второму и тре тьему входам элемента ИЛИ, выход кото рого соединен с входом второго сумматоРа, выход которого подключен к входу блока сравнения, выход которого соединен с входом блока управления, четвертый и пятый выходы блока памяти подключены соответс женно к второму и третьему входам второго блока сдвига, .выход которого соединен с третьим входом второго коммутатора, четвертый вход которого подитючен к второму выходу блока рекку рентных -вычислений, четвертый выход второго коммутатора соединен с вторым входом первого коммутатора„тре жй вход которого подключен х ш естому выходу блока памяти, управляющие входы первоблока Рэккурентных вычислений, первого и второго сумматора, первого и второго коммутатора, блока сравнения соединены с соответствукзцими выходами блока управленияя.

2. Устройство по и. 1, о т л и ч аk с

7 71777 сажному выше, регистров 33, 23 и 12 сумматоров 20, 6 и 9 бпока 10 сравнения и управляющего триггера (возврат s метку % 1), и производится следующий шаг вычислений: определяется вектор дис крет Xq+q (t)/ =4.

Если ycaoshe окончания не выполнено, то осуществляется установка в руль бпока 20 накапливающих сумматоров и изме некие состояния управлякщ его триггера 1О

27 на противоположное - единичный сигнал с его прямого выхода открывает второй элемент И 29, а нулевой с инверс ного выхода - закрывает первый элемент

И 28 коммутатора 7 в следующем цикле вычислений, на вход сумматора 9 поступает инверсное значение вектора дискрет с выходов блока 22 инверторов. По саг,налу управления из блоке 5 открывается элемент И 13 коммутатора 2 и значение 2о вектора дискрет Xq(1)/1 с вторых вы ходов блока 3 реккурентных вычислений через открытый элемент И 13 поступает на вторые входы блока 1 сдвига информации. После этого осуществляется возврат в метку N. 2 алгоритма работы системы: в регистр 23 блока 1 записывает ся значение вектора дискрет Xo(O), в регистр 33 - значение вектора дискрет

Xp(3)1 и аналогично описанному выше вычисляется вектор дискрет Xo (2).

СЬисываемое устройство благодаря на личию новых элементов и связей между ними позволяет повысить точность решения систем дифференциальных уравнений. го- и второго блока сдвигов, блока памяти, Ф о р м у л а и з о б р е т "е н и s

1. Устройство для решения систем диф-4 ференпиальных уравнений, содержащее блок управления, блок памяти, первый и второй коммутаторы. о т л и ч а ю щ е е с я теме что, с целью повышения точности устройства, в него дополнительно введены 45 первый и второй блоки сдвига, блок рек курентных вычислений, первый и второй сумматоры, элементы ИЛИ и блок сравнения, причем первый, второй и третий выходы блока памяти подключены аоот " ветственно к первому, второму и третьему входам блока реккурептных вычислений, первый выход которого соединен с первым

:входом первого коммутатора, первый выл

55 ход которого подключЫ к первому входу первого блока сдвига, первый, второй и третий выходы которого соединенй с вторым, третьим и четвертым входами перво ю щ е е с я тем, что блок реккурентных вычислений содержит блоки умножения, сумматор, инвертор и элементы ИЛИ, вы ход первого из которых подключен к первому входу первого блока умножения, вто рой вход которого является первым входом блока реккурентных вычислений, выход блока умножения подключен к первому входу второго элемента ИДИ, выход которого соединен с входом сумматора, выход которого подключен к первому вхо-, ду второго блокаумножения, выход которою является первым выходом блока реккурентных вычислений и соединен с входом .инвертора, выход которого являетси вторым выходом блока реккурентных вы числений, вторые входы второго элемента

ИЛИ и второго блока умножение являют-, ся соответстзенно вторым и третьим входами блока реккурентных вычислений, первый, второй и третий входы первого элемента ИЛИ являются соответственно чет9 7 17778 10 вертим, пятым и кестым входами бло- 1. Авторское свидетельство СССР ка реккуреитиьас вычислений, управляющий ¹ 481041, кл. Я 06 Ст 7/34, вход сумматора является управлякщим 15.08. 75. входом блока реккурентных вычислений. 2. Авторское свидетельство СССР

Источники информации, № 463980, кл. 6 06 Т 1/02, щщнятые во внимание при экспертизе 05.05,75 (прототип).

ЦНИИПИ Заказ 9849/67 Тираж 751 Подписное

Филиал ППП "Патейт", г. Ужгород, ул. Проектная, 4