Резервированное запоминающее устройство

Резервированное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

О П И И нн 720539

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (51) Ж. Кл.

G 11 С 29/00 (22)Заявлено 03-03 78 (21) 2585525/18-24 с присоединением заявки УЙ (23) Приоритет

Опубликоваио05.03.80. Бюллетень М 9

Дата опубликования описания 07.03.80 (53) УДК 681.327..6 (088.8) (72) Авторы изобретения

О. И. Плясов и Л. Г. Безвесильная (71) Заявитель (54) РЕЗЕРВИРОВАННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Предлагаемое изобретение относится к цифровой вычислительной технике и может быть использовано как резервированное запоминающее устройство (ЗУ) в различного типа счетно-решающих устройствах для зашиты от отказов запоми5 наюших устройств.

Известно запоминающее устройство с резервированием, содержащее регистр адреса, выходы которого через дешифраl0 торы адреса подключены ко входам накопителей, выходы которых подсоединены к соответствующим регистрам слова, схему равенства кодов, входы которой подключены к выходам регистра слова, 35 а выход — к одному входу схемы И, другой вход которой подключен к блоку управления, а выход — к одному из регистров слова, схему ИЛИ, группы схем И по количеству накопителей и выходной регистр, дополнительные регистры слова по количеству накопителей, входы кото рых подключены к выходам соответствующих основных регистров слова, схемы поразрядной проверки по количеству накопителей, одни входы которых подсоединены к выходам соответствующих основных регистров слова, другие — к выходам дополнительных регистров слова, а выходы — к управляющим входам групп ,схем И, информационные входы которых подключены к блоку управления, а выходы — ко входам соответствующих основных регистров слова, выходы которых через схему ИЛИ подсоединены к выходному регистру 111.

Иедостаток известного уc TpoAcTва состоит в том, что для коррекции ошибок требуются повторная запись и считывание информации запоминающего устройства, что в быстродействующих устройствах недопустимо, а для долговременных (постоянных) запоминающих устр ойств нев озможно.

Наиболее близким по технической сущности является устройство содержащее основные и резервный блоки памяти, выходы которых соединены с первыми входами числовых регистров, со вторыми входами которых соединены шины уста=ноьки чисповых регистров в нупевое положение, а выходы числовых регистров соединены с первыми входами вентипей, со вторыми входами вентилей резервного блока памяти соединены шины съема информации с числового регистра резервного блоке памяти, со вторыми входами вентилей основных блоков папяти соединены шины сьема кода с чисповых регистров основных блоков памяти выходы вентилей резервного модуля соединены с соответствующими третьими входами числовых регистров р абочи х модулей, а выходы вентилей рабочих модупей соединены с кодовыми шинами /23.

Недостаток этого устройства состоит в том, что не парируется отказ разноименных разрядов двух ипи трех блоков памяти, так как информация первого 0Тказавшего основного бпока восстанавпивается с использованием всех разрядов исправного основного и резервного блоков д памяти (считается, что отказывают ott — новременно все разряды блоков памяти).

Поэтому поспедуюшие отказы оставшихся блоков памяти не парируются.

Цепь изобретения состоит в повышении чадежности работы устройства. Это достигается тем, что предлагаемое устройство содержит блоки управления и контропч, регистры отказов и контроля, сумматоры, по модулю два, эпементы И, НЕ и ИЛИ, причем выходы одноименных разрядов основных и резервного блоков памяти соединены со входами суМматоров по модулю два, выходи которых соединены лп с первыми входами регистра контрспя и через элемент ИЛИ вЂ” со входом блока контроля, выходы блока контроля соединены с первыми входами блока управпения, вторые входы которого соединены с выходами регистра контроля, выходы блока управления соединены со входами рагистров отказов, одноименные выходы которых соединены со BToðbtMH, третьим и четвертым входами соответствую- M щих первых элементов И, выходы первого и второго регистров отказов через элементы HE соединены с первыми входами вторых элементов И, вторые входы которых соединены с выходами соответ ствуюших сумматоров по модулю два, а выходы вторых элементов И подкпк>чены с управляющими входами числовых регистров.

9 4

На чертеже приведена функциональная блок-схема резервированного устройства.

Устройство содержит основные 1, 2 и резервный 3 блоки памяти, блок 4 управления, блок 5 контроля, регистры

6 — 8 отказов регистр 9 контроля, сумматоры 10, 11 по модулю два, первые элементы 12-15 И управления, вторые эпементы контропя 1.6 — 17 и элементы 18 — 21 HE элемент 22 ИЛИ, первый и второй числовые регистры

23, 24, Устройство работает спедуюшим образом. В резервный блок памяти заносят информацию, полученную путем поразрядного суммирования по модупю два апов с одинаковыми адерсами из основных бпоков памяти. Начальные состояния регистров 6-8 — 10 ... 1 1, регистра. 9 — 00 ... ОО. Информация из основных блоков 1,2 памяти и резервного бпока 3 памяти поступает HB входы сумматоров 10, 11 по модупю два.. В случае отказа одного из разрядов блока памяти на выходе соответствующего сумматора по модулю два появится сигнал ошибки. Регистр 9 контроля предназначен дпя хранения информации об отказавшем разряде. Результат суммирования по модулю два поступает на входы регистра 9 контроля с выходов сумматоров 10, 1 1 по модупю два через элементы контроля

16, 17 И, предназначенные дпя выработки сигнала контроля в случае отсутствия блокировки. По сигналу контроля опок 5 контроля определяет какой из блоков памяти отказап, и информация об этом поступает в блок 4 управпения, формирующий управляющие сигнапы, по которым информация из регистра 9 контропя переписывается с инвертированием в один из регистров 6 — 8 отказов, соответствующий отказавшему блоку памяти, после чего регистр 9 устанавливается в нулевое состояние.

Б процессе дальнейшего функционирования оперативное исправпение зафиксированного отказа происходит спедуюшим образом. Информация из основных бпоков 1, 2 памяти и резервного блока 3 памяти поступает на входы числовых регистров 23, 24. На элементы 12 — 15 управления И записью в эти регистры заведены выходы регистров 7, 8 отказов (через элементы 18 — 21 НЕ) и

Bbtxogbt сумматоров 10, 1 1 tID Mo Jtto два. Еспи хотя бы в одном из регистров

5 7205 отказов записана информация об отказе разряда (логический „, 0 ) и на выходе идентичного сумматора по модулю два появится сигнал ошибки, то срабатывает соответствующий элемент И управления и информация отказавшего разряда иэ основного блока памяти запишется в соответствующий числовой регистр не в прямом коде, как в нормальном режиме, а в обратном, что соответствует пра- t0 виль ному зн ачени ю р азряда.

Обработка последующих отказов разрядов блоков 1 — 3 памяти происходит аналогичным образом. При этом, в слуяае обнаружения сумматорами 10, 1 1 ошибки в разрядах, отказы которых были ранее зафиксированы регистрами 6-8, выработки сигнала контроля не происходит, так как срабатывание соответствующего элемента 16, 17 И контроля бло- 2О кируется логическим 0" разрядов регистров 6 — 8.

Таким образом повышение надежности работы устройства по сравнению с прототипом обеспечивается за счет парирования до ц отказов независимых разрядов, (а — разрядность куба), тог да как в устройстве, реализованном по способу описанному в прототипе парирует- щ ся только один отказ.

Формула изобретения

Резервированное запоминающее устройство, содержащее основные и резервный блоки памяти, числовые регистры, 39,6 информационные входы которых соедин н ы с соотве тствуюши м и в ыходам и ос нов-» ных блоков памяти, о т л и ч а ю ш е ес я тем, что, с целью повышения надежности устройства, оно содержит блоки управления и контроля, регистры отказов и контроля, сумматоры по модулю два, элементы И, НЕ и ИЛИ, причем одноименные выходы основных и резервного блоков памяти соединены со входами сумматоров по модулю два, выходы

KoTopblx соединены с первыми входами первых элементов И, выходы которых соединены со входами регистра контроля и через элемент ИЛИ со входом блока контроля, выходы блока контроля соединены с первыми входами блока управления, вторые входы которого соединены с выходами регистра контроля, выходы блока управления соединены со входами регистров отказов, одноименные выходы которых соединены с вторым, третьим и четвертым входами соответствующих первых элементов И, выход первого и второго регистров отказов через эле— менты НЕ соединены с первыми входами вторых элементов И, вторые входы которых соединены с выходами соответствующих сумматоров по модулю два, в выходы вторых элементов И подключенаt к управляющим входам числовых регистров.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

No 385319, кл. 6 11 С 29/00, 1973. "

2. Авторское свидетельство СССР

% 217458, кл. Н 03 К 37/00, 1967 (TTPOtOTHii ) .

ЦНИИПИ Заказ 10230/40

Тираж 662 Подписное

Филиал ППП "Патент",, . Ужгород, ул. Проектнал, 4