Устройство для контроля времени задержки включения и выключения контролируемой схемы

Устройство для контроля времени задержки включения и выключения контролируемой схемы

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социаттистических

Ресттубттнк

Гасударственный комитет

СССР.во делам изобратеиий и открытий (72) Авторы изобретении

О. В. Петухов и Э. А. Качковская (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ BPEMEHH ЗАДЕРЖКИ

ВКЛЮЧЕНИЯ И ВЫКЛЮЧЕНИЯ КОНТРОЛИРУЕМОЙ

СХЕМЫ

Изобретение относится к импульсной и контрольно-измерительной технике и может быть использовано для- контроля времени задержки интегральных микросхем.

Известны устройства, содержащие ! счетчик импульсов, два триггера, формирователь, цифровой измеритель, блок цифровой индикации, пять элементов И, элемент задержки, элемент И-.НЕ Я .

Однако указанные устройства достаточно сложны.

Известны устройства для контроля времени задержки включения и выключения контролируемой схемы, содержащие блоки управления фазой входного и выходного сигналов контролируемой схемы и формирователь предельно допустимого времени задержки (2) .

Однако это устройство обладает недостатками: не обеспечивается контроль времени задержки не перекрывающихся во времени входного и выходного сигналов контролируемой схемы, например, в случае малых длительностей и больших задержек сигналов; не обеспечивается контроль времени задержки при наличии входного и отсутствии выходного сигнала, что соответствует бесконечно боль5 шому времени задержки сигнала. В этом случае устройство фиксирует норму для

-задержки выключения г (выкл) и неопределенный результат (норма или брак) о для задержки включения ч: (вкл); снижается точность контроля в связи с дополнительной погрешностью, вносимой при преобразовании длительности сигнала (задержки) в амплитуду сигнала на выходе фиксатора уровня; уменьшается быстродействие устройства в связи с указанным выше преобразованием длительности сигнала (задержки в амплитуду сигнала ), Бель изобретения — расширение функциональных возможностей и повышение точности контроля.

Для достижения указанной цели в устройство, содержащее блоки управления

3 7 фазой входного и выхОдного сигналов контролируемой схемы и формйрователь предельно допустимого времени задержки, введены формирователь импульсов и блок анализа временного положения сигналов, первый вход которого соединен с выходом блока управления фазой выходного сигнала контролируемой схемы и первым входом формирователя импульсов, второй вход — с первым выходом формирователя предельно допустимого времени задержки, второй выход которого подключен ко второму входу формирователя импульсов, третий -вход - с первыМ выходом формирователя импульсов, четвертый вход — с вторым выходом формирователя импульсов, а пятый вход подключен к выходу блока управления фазой входного сигнала контролируемой схемы.

Причем блок анализа временного положения сигналов содержит формирователь сигнала "исходное и два блока определения очередности поступления сигналов, каждый из которых включает три триггера, выход 0» первого триггера подключен к входу "1 второго триггера, выход "0 которого соединен с входом "1» п ервого триггера, а "выход

1" — с шиной норма" времени задержки включения контролируемой схемы, выход "1" первого триггера подключен к входу 1 третьего триггера, а выход которого соединен с входом "0 первого триггера, а выход "1 — с шиной "брак вреМейи задержки включения" контролируемой схемы; второй вход 0 первого триггера первого блбка определения очередности поступления сигналов подключен к первому входу блока""íàëèçà воеменного положения сигналов, второй вход "1" первого триггера первого бло ка -определения очередности поступления сигналов подключен к второму входу бл ка анализа"временного положения сигналов, второй вход 0" первого триггера второго блока определения очередности поступления сигналов подключен к третьему входу блока анализа временного положения сигналов, s второй вход "1 первого триггера второго блока определения очередности "поступления сигналов подключен к четвертому входу блока

, анализа временного положения сйгналов; выход "1" второго триггера второго блока определения очередности- поступления сигнвлов соединен с шиной- "норма" времейи э6лерж си выключения контролируемой схемы; выход "1 третьего тркг20712 4 гера второго блока определения очередности поступления сигналов соединен с шиной "брак" времени задержки выключения контролируемой схемы; вход фор5 . мирователя сигнала "исходное" Подключен к пятому входу блока анализа временного положения снгналов, а его выход — к входам 0 второго и третьего триггеров обоих блоков определения очередности поступления сигналов.

Такая схема устройства позволяет расширить функииональные воэможности устройства за счет контроля времени задержки не перерывающихся во време.ни входного и выходного сигналов контролируемой схемы (при малых длительностях и больших задержках сигналов) и обеспечения контроля времени задержки при наличии входного и отсутствии выходного р0 сигнала, что соответствует бесконечно большому времени задержки сигнала; повысить точность контроля, так как отсутствует преобразование длительности сигнала (задержки) в амплитуду, кото25 рое вносит дополнительную погрешность. !

На чертеже представлена блок-схема устройства для контроля времени задерж ки включения и выключения контролируемой схемь1.

ЗО Блок-схема устройства содержит блок 1 управления фазой входного сигнала

"0 контролируемои схемы; формирователь 2 предельно допустимого времени задержки; блок 3 управления фазой выходного

З5 сигнала контролируемой схеМы; формирователь 4 импульсов; блок 5 анализа временного положения сигналов; первый блок 6 форМирования импульса по заднему фронту сигнала; второй блок 7 фор40 мирования импульса по заднему фронту . ( сигнала; первый блок 8 определения очередности поступления сигналов, втоо- рой блок 9 определения очередности поступления сигналов; формирователь 10

45 сигнала "исходное"; вход 11 блока управления фазой для положительного (высокий уровень) входного сигнала контролируемой схемы; вход 12 блока управления фазой для отрицательного (низкий

$0 уровень) входного сигнала контролируемой схемы; вход 13 блока управления фазой для положительного выходного сигнала контролируемой схемы: вход 14 блока управления фазой для отрипатель55 ного выходного сигнала контролируемой схемы; шина 15 норма времени эадержки включения контролируемой схемьц шина 16 "брак" времени задержки включе712 6

5 ния контролируемой схемы; шина 17

"норма" времени задержки выключения контролируемой схемы; шина 18 брак". времени задержки выключения контролируемой схемьц элемент 19 задержки;

5 установочные входы 20 формирователя предельно допустимого времени задержки; выход 21 1-oro формирователя предельно допустимого времени задержки; выход 22 2-ого формирователя предельно допустимого времени задержки; первый вход 23 блока анализа временного положения сигналов; второй вход 24 блока анализа временного положения сигналов; пятый вход 25 блока анализа времен-"5 ного положения сигналов; третий вход

26 блока анализа временного положения сигналов; четвертый вход 27 блока анализа временного положения сигналов; второй вход 28 формирователя импульсов; первый .вход 29 формирователя импульсов, первый триггер 30; второй триггер 31; третий триггер 32; выход 33 "1" второго триггера; выход 34 "1" третьего триггера; выход 35 формирователя, сигнала

"исходное".

Устройство может быть выполнено на потенциальных интегральных микросхемах. чения. Для анализа задержки выключеФормирователь предельно допустимого ния сигналы, поступающие на входы 28, времени задержки строится, например,с помощью последовательно соединенных интегральных инверторов или регулируемых задержек.

29 формирователя импульсов 4, дифференцируются по заднему фронту, а затем поступают на входы 26, 27 блока 5 на второй блок определения очередности сигналов 9.

На вход 26 сигнал поступит раньше, чем на вход 27. и на выходе 17 блока 5 появится положительный сигнал норма", I если длительность задержки выключения контролируемой схемы не превышает предельно допустимого значения времени задержки выключения.

На вход 27 сигнал поступит раньше, чем на вход 26, и на выходе 18 блока 5 появится положительный сигнал "брак", если длительность задержки выключения контролируемой схемы превысит предельпо допустимое значение времени задержки выключения.

Оба блока определения очередности поступления сигналов построены аналогично, P. иHсoх оoдnнHоoм M сoоoсoт оя нHиHи H т рpи гг ер ы 33 11, 32 находятся в состоянии "0" и на выходах 33, 34 — отрицательный сигнал (низкий потенци ал ) .

l1o прихода сигналов на входах 23 и

24 присутствует низкий уровень, в результате чего на обоих выходах триггеС входа и выхода контрОлируемой схе- З5 мы соответственно на входные шины 11 (12) и 13 (14) блоков управления фазой входногс и выходного сигналов 1, 3 поступают контролируемые сигналы. С входа контролируемой схемы на шину 11 сигна40 лы подаются в случае положительного входного сигнала и на шину 12 — в слул чае отрицательного входного сигнала.

Аналогично подаются сигналы с выхода контролируемой схемы на шины 13 и 14.

Таким образом при любой полярности входного и выходного сигнала контролируемой схемы на выходах блоков 1 и 3 формируются положительные сигналы.

Сигнал на выходе блока 1 отстает по времени от сигнала на выходе блока 3.

При поступлении сигнала на вход формирователя предельно допустимого времени задержки 2 на выходе 21 (22) появляется положительный сигнал, задер55 жанный на величину, допустимую для данной контролируемой схемы. Время задержки включения и выключения набирается на элементах задержки 19 с помощью установочных входов 20.

Сигнал с блока 3 поступает на вход 23 блока анализа временного положения сигналов 5 и на вход 29 формйрователя импульсов 4. Сигналы с выходов 21, 22 формирователя 2 поступают соответственно на вход 24 блока анализа временного положения сигналов и на вход 28 формирователя импульсов.

Анализ задержки включения контролируемой схемы производится первым блоком определения очередности Ъ блока 5.

На вход 23 сигнал поступит раньше, чем на вход 24, и на выходе 15 блока анализа временного положения сигналов появится положительный сигнал "норма, если длительность задержки включения контролируемой схемы не превышает предельно допустимого значения времени задержки включения.

На вход 24 сигнал поступит райьше, чем на вход 23, и на выходе 16 блока5 появится положительный сигнал "брак", если длительность задержки включения контролируемой схемы превысит допустимое значение времени задержки вклю1О

7 720 ра 30 имеетея положительный сигнал -: (высокий потенциал). При появлении, положйтельного сигнала вначале на входе 23 срабатывает триггер 30 и на ею выходе "0" появляется отрицательный

5 сигнал, который устанавливает триггер

31 в положение 1". На шине 15 появляется сигнал норма". Отрицательный потенциал с выхода 0" триггера 31 подтверждает состояние триггера 30.

При поступлении затем сигнала на вход

24 блок 8 не реагирует до .йрихода следующего сигнала с формирователя 2. По сигналу приходящему HB вход 25, на выходе 35 блока 10 по переднему фронту 15 появляется отрицательный сигнал уста навливающий блоки 8, 9 в исходное состояние.При наличии входного и отсутствии выходного сигнала блок 5 формирует íà 20 шинах 16, 18 соответственно сигналы

"брак" включения и брак выключеййя контролируемой схемы.

Задержка, возникающая в блоках 1, 3, 4 постоянная во всем диапазоне задержек и учитывается при калибровке устройства.

Технико-экономическое преимущество предложенного устройства bio сравнению с известным заключается в улучшении

его качества, выражающееся в том, что расшириются функциональные Возможности устройства за счет контроля времени задержки не перекрывающихся во времени входного и выходного сигналов контро- 35 лируемой схемы (при малых длйтельнос- тях и больших задержках сигналов) и обеспечения"контрбля времени"задержки при наличии входного и отсутсм ии"выходного сигналов (спучай с бесконечно "40 больщбй задержкой сигнала); повышается точность контроля, так как отсутствует цреобразование- длительноСтй "с йала (задержки) в амплитуду сигйайа, которое вносит дополнительную погрешность.

Формул а и зобр ет ения

1. Устройство для контроля времени задержки включения и выключения контролируемой схемы, содержащее блоки управления фазой входного и выходного ,.: 4 сигналов контролируемой схемы и формирователь предельно допустимого времени задержки, о т л и ч а ю m е е с я тем, что, с целью расширения функциональных

- воэможностей и" пою пшчтКя тбчйости конъ712 8 роля введены формирователь импульсов

- и блок анализа временного положения сигналов, первый вход которого соединен

"с выходом блока управления фазой выходного сигнала контролируемой схемы и первым входом формирователя импульсов, второй вход — с первым выходом формирователя предельно допустимого времени задержки, второй выход которого подключен ко второму входу формирователя импульсов, третий вход — с первым выходом . формирователя импульсов, четвертый вход — с вторым выходом формирователя импульсов, а пятый вход подключен к выходу блока управления фазой входного

I сигнала контролируемой схемы.

2. Устройство по п. 1, о т л ич а ю щ е е с я тем, что блок анализа временного положения сигналов содержит формирователь сигнала "исходное" и два блока определения очередности поступления сигналов, каждый из которых включает три триггера, причем выход 0 первого триггера подключен к входу "1" второго триггера, выход 0" которого соединен с входом "1" первого триггера, а выход "1" - с. шиной норма времени задержки включения контролируемой схемы, выход . 1" первого триггера подклк чен к входу "1" третьего триггера, выход 0" которого соединен с входом "0 первого триггера, а выход "1" — с шиной "брак" времени задержки включения

:контролируемой схемьц второй вход 0" перюго триггера первого блока определения очередности поступления сигналов подключен к первому входу блока анали за временного положения сигналов, второй вход 1" первого триггера первого блока определения очередности поступления сигналов подключен к второму входу блока анализа временного положения сигналов, второй вход "О" первого триггера второго блока определения очередности поступления сигналов подключен к третьему входу блока анализа временного положения сигналов, а второй вход "1 . первого триггера второго блока определения очередности поступления сигналов подключен к четвертому входу блока анализа временного положения сигналов, вы-.. ход 1" второго триггера второго блока определения очередности поступления сигналов соединен с шиной "норма" времени задержки выключения контролируемой схемы, выход 1 третьего триггера второго блока определения очередности поступлейия сигналов соединен с шиной "брак

t 1

9 72072 2 10 времени задержки выключения контроли- Источники информации, руемой схемы; вход формирователя сигна- принятые во внимание при экспертизе ла "исходное" подключен к пятому входу блока анализа временного положения сит l. Авторское свидетельство СССР налов, а его выход - к входам 0" вто- g № 5 663 31, кл. Н 03 К 5 /04, 06.01 ° 76. рого и третьего триггеров обойх блоков 2. Авторское свидетельство СССР определения очередности пост пления ¹ 357669, кл. Н 03 К 5/18, . сигналов. 24. 02. 71 (прототип ).

Составитель И. Радько

Редактор А, Мотыль Техред О.Андрейко Корректор M. Вигула

Заказ 345/19 Тираж 995 Подписное

Ш-ПОКИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4