Блок управления для запоминающего устройства

Блок управления для запоминающего устройства

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

< ц 723679 (61) Дополнительное к авт. саид-ву (22) Заявлено 2511,77 (21) 2546736/18-24

Р11М. Кл. а 11 С 11/34

С ПРИСОЕДИНЕНИЕМ ЗаЯВКИ Мо

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Опубликовано 250380. Бюллетень кт 11 (53) УДК681. 327.67 (088 ° 8) Дата опубликования описания 280380 (72) Авторы изобретения

Ю.С.Яковлев, А,A.Юрасов и О.A.Присяжнюк (71) Заявитель

Ордена Ленина институт кибернетики

AH Украинской CCP (54) ВJIGK УПРABЛЕНИЯ ДЛЯ ЗАПОМИНАЮЩЕГО

УСТРОЙСТВА

Изобретение относится к вычислительной технике и может быть примененс в полупроводниковых запоминающих устройствах, ячейки памяти которых выполнены на МДП-транзисторах, Известно, что в ячейках памяти динамического типа, выполненных на МДПтранзисторах, информация сохр ан яет ся ограниченное время (например, 2 мс) и ее необходимО восстанавливать каждые

2 мс. При этом алгоритм регенерации в общем случае может быть распределенным, групповым и комбинированным.

При распределенном алгоритме после . регенерации информации в одной строке накопителя выполняют серию обращений к накопителю. запоминающего устройства для чтения или записи информации, необходимой для работы процессора, и только через время, равное 2 мс/и, выставляется запрос на регенерацию следующей строки, затем идет снова серия обращений и так далее, пока не будет восстановлена информация во всех и строках. Затем цикл повторяется. Такой алгоритм регенерации наиболее удобен при отсутствии пересылок в накопитель или считывания из накопителя больших массивов информации, а также когда время регенерации информации в одной строке накопителя не отражается на производительности процессора.

При групповом алгоритме регенерации выполняется регенерация инФормации в первой строке, затем сразу же во второй строке, после этого в третьей и т.д., пока не будет выполнена регенерация инФормации во всех и строках накопителя. При этом запрос на регенерацию инФормации в одной группе выставляется генератором регенерации через время, равное времени цикла регенерации teer. Которое, как правило равно времейи цикла чтения или записи. После регенерации информации в и-ой строке накопителя осуществляют серию обращений к накопителю запоминающего устройства для чтения или записи информации, необходимой для работы процессора. Затем через время, равное 2 мс (если инФормация в накопителе сохраняется 2 мс), выставляется вторая группа запросов на регенерацию чтения или записи, после этого следующая группа запросов на регенера цию и так далее. Групповой алгоритм регенерации наиболее эффективен при

7.23679 работе процессора с большими массивами информации, когда останов процессора на время регенерации информации в одной строке существенно сказывается на производительности процессора.

Этот алгоритм .регенерации особенно эффективен при применении запоминающих устройств в составе специализи-. рованных приборов, например дисплеев,. в которых групповыЕ запросы на регенерацию информации поступают в моменты вынужденного простоя процессора,- например в моменты обратного хода луча развертки дисплея.

При комбинированном алгоритме регенерации выполняется регенерация ин формации строка за строкой как при групповом алгоритме, однако регенерация осуществляется подряд не во всех

;п строках, а в n < n строках. Затем идет серия обращений к запоминающему устройству, после этого следующая 20. группа запросов ° на регенерацию информации в п (п строках, затем снова

Е серия обращений и так далее пока не будет осуществлена регенерация информации в строках. После этого цикл 25 повторяется.

Комбинированный алгоритм регенерации является наиболее гибким и исключает простой процессс ра, связанный с временем регенерации при реше- gg нии различного рода задач.

В известном блоке упоавления алгоритм регенерации заранее определен при проектировании, при этом изменить частоту запросов регенерации, также как и алгоритм регенерации, невозможно без технологического вмешательства .в блок управления. Поэтому запоминающее устройство с таким блоком управления може быть эффективно использовано для решения только определенного клас-40 са задач (11 .

Для решения других классов задач принятый алгоритм регенерации оказывается неэффективным из-за потерь производительности процессора, возни- 45 кающих в моменты регенерации. Тем самым снижается эйАективность использования блока управления и запоминающе=о устройства в целом.

Наиболее близким по техническому gp решению к изобретению является блок управления полупроводниковым запоминающим устройством, накопитель которого выполнен на МДП-транзисторах, содержащий узел синхронизации, узел регенерации и узел связи с процессором (2).

Недостаток этого блока.— отсутствие настройки частоты запросов регенерации и алгоритма регенерации, что существенно снижает производительность и эффективность применения бло- фо ка управления, а также запоминающего устройства в целом, Цель изобретения — повышение производительности блока за счет автоматической перестройки режима работы.

Поставленная цель достигается тем, что в блок управления введен узел выбора режима, содержащий регулируемый делитель .частоты, генератор импульсов, счетчик, дешифратор, триггер, инверторы, элемент задержки и элементы И и ИЛИ. Выходы счетчика подключены к первым входам и через первые инверторы - ко вторым входам соответствующих первых элементов И, третьи входы которых соединены с соответствующиМи выходами дешийратора и входами регулируемого делителя частоты, выходы первых элементов И соединены со входами первого элемента ИЛИ, выход которого соединен со входом сброса счетчика и со входом сбрОса тРиггера, вход установки которого соединен с выходом второго элемента И, первый вход которого подключен к выходу регулируемого делителя частоты, а второй вход ерез второй инвертор подключен к соответствующему выходу дешифратора и к первому входу третьего элемента И, .второй вход которого соединен со входом запуска регулируемого делителя частоты и с выходом запроса регенерации узла регенерации, выход третьего элемента

И соединен с первым входом второго элемента ИЛИ, второй вход. кото-. рого соединен с выходом четвертого элемента И, первый вход которого через элемент задержки подключен ко входу запуска счетчика и к выходу генератора, вход которого соединен с выходом триггера и вторым входом четвертого элемента И, выход второго элемента ИЛИ подключен ко входу запроса регенерации узла синхронизации, а входы дешифратора подключены к соответствующим шинам управления.

На чертеже изображена схема предлагаемого устройства.

Устройство может вырабатывать управляющие сигналы для трех алгоритмов регенерации: распределенного, группового и комбинированного по 2, 4, 8, 16 или по 32 импульса запроса регене ации в группе. р

Устрой ство содержит уз ел си нхрониэации 1, состоящий из счетчика 2 т актовых импульсов, дешифратор а 3 тактовых импульсов, схемы 4 формирования и выдачи управляющих сигналов с тактовым 5 и управляющим 6 входом, информационным выходом 7, подключенным к выходным шинам 8, выходами синхронизации 9 и 10 и входом запроса регенерации 11, узел 12 регенерации, состоящий из генератора 13 регенерации, схемы 14 управления регенерацией и с-летчика 15 адресов регенерации с выходом 16 запроса реге- . нерации, входом 17 синхронизации, адресным выходом 18 и входом запроса регенерации, аналогичным входу 11, узел . связи 19, состоящий из генера723679 тора 20 тактовых имнульсов, регистра

21 адреса, регистра 22 слова с тактовым выходом 23, входом 24 и выходом

25 кода адреса, входом 26 и выходом

27 кода слова, входами 28 синхронизации, адресным входом 29, управляющим входом 30 сигнала обращения и входом 31 запроса регенерации.

В устройство также введены регулируемый делитель 32 частоты с переменным коэффициентом деления со входом 33 запуска, входами 34-38 и выхо. дом 39, счетчик 40 со входом запуска 41, входом сброса 42 и выходами

43-48, дешифратор 49 со входами 5052 и выходами 53-58, генератор импульсов 59 со входом 60 и выходом 15

61, триггер 62, элементы И 63 и 64, элементы ИЛИ 65 и 66, инвертор 67, цепь 68 запроса регенерации, элемент

69 задержки, образующие узел 70 выбора режима со входом 71 запус- 2() ка и выходом 72, образующим цепь 68 запроса регенерации. При этом выходы первых элементов И 64 соединены со входами первого элемента H)IH 66, выход которого соединен со входом

42 сброса счетчика 40 и со входом сброса триггера 62, вход установки которого соединен с выходом второго элемента И 63, первый вход которого подключен к выходу 39 регулируемого () делителя частоты 32, а второй вход через второй инвертор 67 подключен к соответствующему выходу 53 дешифратора 49 и к первому входу третьего элемента И 63, второй вход которого сосдинен со входом запуска 33 регулируемого делителя частоты 32 и с выходом 16 запроса регенерации узла 12 регенерации. Выход третьего элемента

И 63 соединен с первым входом второго элемента ИЛИ 65, второй вход которого 40 соединен с выходом четвертого элемента И 63, первый вход которого через элемент 69 задержки подключен ко входу 41 запуска счетчика 40 и к выходу

61 генератора 59, вход 60 которого 45 соединен с выходом триггера 62 и вторым входом четвертого элемента И 63 °

Выход второго элемента ИЛИ 65 подключен ко входу 11 запроса регенерации узла 1 синхронизации. Входы 50-52 SO дешифратора 49 пэдключены к соответcãâóþùèM шинам управления. Дешифратор

49 может быть выполнен по классическому принципу, при этом сигнал на выход 53 (первом) вырабатывается при коде5 на его входах 50-52 соответственно

000, на выходе 54 — при коде 001, на выходе 55 — при коде 0 10 и так далее, на выходе 58 — при коде 101.

Pегулируемый делитель 32 частоты обладает переменным коэффициентом де- 60 ления в зависимости от наличия сигнала на одном из его входов 34-38. При наличии сигнала на выходе 34 коэффициент деления равен двум,на входе 35 четырем,на входе 36 — восьми,на входе 65

37 — шестнадцати,а при наличии сигнала на входе 38 частота следования сигналов на выходе 39 делителя 32 оказывается поделенной в тридцать два раза по отношению к частоте следования сигналов на его входе 33, При этом выходы дешифратора 49 поставлены в однозначное соответствие с коэффициентом деления регулируемого делителя

32 частоты. Так сигнал на. выходе 54 (второй выход) дешифратора 49 возбуждает вход 34 делителя 32, что соответствует коэффициенту деления делителя, равного двум, с выхода 55коэффициенту деления четырем и т.д., с выхода 58 — коэффициенту деления тридцати двум.

Генератор 59 импульсов можег быть выполнен в виде кварцевого генератора или схемы типа мультивибратора, когорый запускается передним фронтом сигнала на входе 60 и выдает импульсы необходимой длительности, пока на его входе 60 присутствует сигнал. При этом период следования импульсов равен времени регенерации t „ одной строки накопителя, и для современных накопителей на МДП-транзисторах динамического типа это воемя равно 0,5-1,0 мс.

Счетчик 4О может быть выполнен, например, íà D-триггерах с обратной связью инверсного выхода i-ro разряда на

D-вход этого же разряда, при этом прямой выход i-го разряда подключен .на синхровход (i + 1)-ro разряда.

Устройство работает следующим образом.

При обращении к устройству на вход 30 узла 19 связи поступает сигнал Обращение, который при отсутствии запроса регенерации на входе

31 запускает генератор 20 тактовых импульсов. Одновременно на вход 6 узла 1 синхронизации поступает командное слово Чтение-Запись, определяющее режим работы устройства.

Тактовые импульсы поступают на вход

5 узла 1 синхронизации и запускают счетчик 2 тактовых импульсов, выходные сигналы счетчика дешифрируются дешифратором 3 тактовых импульсов, при этом на каждом из выходов дешифратора 3 формируется последовательность импульсов, сдвинутая во времени относительно последовательности импульсов на любом другом выходе дешифратора 3.

Схема 4 формирования и выдачи управляющих сигналов воспринимает определенные импульсы на выходах дешифратора 3 и Формирует сигналы, поступающие е чер е з выходы 7 на выходные шины 8, и си нхрони зируюшие сигналы, поступающие на выходы 9 и 10 для синхронизации работы узла 12 регенерации и узла 19 связи. Одновременно с сигналом Обращение выставляют код адреса на входах 24 узла связи, кото723679 рый на время обращения запоминается на регистре 21 адреса и выдается с него на выходы 25 по сигналу синхронизации на входе 28. Код слова псступает на входы 26 узла 19 связи, запоминается на регистре 22 слова и выдается на выходы 27 при наличии соответ—

5 ствующего -.èíõðîíèçèðóþùåãî сигнала на входе,28. При этом в режиме чтения на вход 6 узла 1 синхронизации поступает команднсе слово Чтение и на выходные шины 8 выдаются сигналы, необходимые для работы полупроводникового запоминающего устройства в этом режиме и его связи с процессором.

В режиме Запись на вход 6 узла

1 синхронизации поступает командное 15 слово Запись и на выходные шины

8 выдаются сигналы, необходимые для работы запоминающего устройства в этом режиме и его связи с процессором.

В режиме регенерации генератор 13 gg регенерации узла 12 регенерации выдает сигналы запуска схемы 14 управления регенерацией информации. При этом . период следования сигналов запуска равен t„, /n, где t„время хранения информации в ячейке памяти динамического типа (для современных накопителей на 14ДП-транзисторах динамического типа „Р примерно >авно 2 мс); п — количество строк в кристалле .

Схема 14 управления регенерацией вЫрабатывает сигналы запроса регенерации, которые через выход 16 узла

12 регенерации поступают на вход 33 делителя 32 частоты с переменным коэффициентом деления и на второй вход второй схемы И 63.

При распределенном алгоритме регенерации информации на входы 50-52 дешифратора 49 поступает код сооТ ветственно 000. При этом на выходе 40

53 дешифратора 49 вырабатывается сигн ал, который, проходя через второй инвертор 67, поступает на второй вход второй схемы И 63, запрещая прохождение сигнала с выхода 39 делителя 32 45 частоты на вход запуска триггера 62.

Триггер 62 остается в положении ноль . и тем самым запрешает работу генератора 59 импульсов. Сигнал с выхода

53 дешифратора 49 поступает также на 50 первый вход третьей схемы И 63, раз— решая прохождение сигнала запроса регенерации с выхода 16 узла 12 регенерации через вторую схему ИЛИ 65 на вход 11 узла 1 синхронизации, на вход 31 узла 19 связи и на вход 68 узла 12 регенерации, изменяя состояние счетчика 15 на единицу после каждого цикла регенерации. Код адреса регенерации с выходов 18 узла 12 регенерации поступает на входы 29 уз- 60 ла 19 связи, где заносится на регистр

21 адреса в момент действия сигнала на входе .31, который в то же время запрещает прием кода адреса.по входам

24, а также сигнала Обращение 65 по входу 30 и запускает генератор

20 тактовых импульсов. Тактовые импульсы поступают на тактовый вход узла 1 синхронизации и запускают . счетчик 2 тактовых импульсов, выходные сигналы счетчика дешифрируются дешифратором 3 тактовых импульсов, при этом на каждом из выходов дешифратора формируется последовательнос". ь импульсов, сдвинутая во времени относительно последовательности импульсов на любом другом выходе дешифратора 3.

Так как сигнал запроса регенерации присутствует на входе 11 узла 1 синхронизации, то он блскирует прием по входу 6 командного слова Чтение-Запись, поэтому схема 4 формирования и выдачи управляющих сигналов узла 1 синхронизации, воспринимая импульсы к а выходах дешифратора

3, выдает на выходы 7, 9 и 10 сигналы, параметры и последовательность которых стро ro сост вет ст вуют режиму регенерации информации в ячейках памяти накопителя. При этом, если накопитель выполнен на кристаллах емкостью N бит, который организован как п строк и m столбцов, а информация в ячейках памяти накопителя сохраняется время „, то режим регенерации выполняется каждые txð /п с, В промежут ки времени между ци клами регенерации осуществляют обращение к устройству для считывания или записи информации, при этом блок упраэления вырабатывает сигналы, необходимые соответственно для выполнения этих режимов.

При групповом алгоритме регЕнерации, когда выполняется регенерация последовательно одна за другой подряд во всех и строках накопителя, на входы 50-52 дешифратора 49 подают код соответственно 101. При этом на выходе 58 дешиАратора 49 вырабатывается сигнал, который поступает на управляющий вход 38 делителя 32 частоты, так что частота сигнала на его выходе 39 по отношению к частоте сигнала на его входе 33 оказывается поделенной в тридцать два раза. Так как на всех остальных выходах дешифратора 49 сигналы при этом не вырабатываются, то потенциал на выходе

53 дешифратора 49, поступая через второй инвертор 67 на .второй вход второй схемы И 63, разрешает прохождение сигнала с выхода 39 делителя

32 частоты на вход запуска триггера

62 и запрещает прохождение сигнала запроса регенерации с выхода 16 узла регенерации на входы 11, 31 и 68 соответственно узла 1 синхронизации, узла

19 связи и узла 12 регенерации. Триггер 62 устанавливается в единичное состояние,и потенциал с его единичного

723679

10 выхода запускает генератор 59 импульсов,а также разрешает грохождение сигналон с выхода 61 этого генератора через схему 69 задержки, четвертую схему

И 63 и вторую схему ИЛИ 65 на входы

11, 31 и 68 соответственно узла 1 синхронизации, узла 19 связи и узла

12 регенерации. При этом схема задержки 69 осуществляет задержку сигналов с выхода 61 генератора 59 во избежание прохождения ложных сигналов через четвертую схему И н момент установки н ноль триггера 62 и счетчика 40 .

Узел 1 синхронизации, узел 19 связи и узел 12 регенерации при поступлении каждого сигнала запроса регенерации соответственно на входах 11, 31 и 68 работают точно также, как и при распределенном алгоритме регенерации. Отличие состоит в том, 20 что если при распределенном алгоритме регенерации на каждый из нходов

11, 31, 68 поступает по одному импульсу в течение времени t ð /п, то при групповом алгоритме регенерации д на каждый из этих входов поступает группа импульсов (н данном случае тридц ат ь дн а и мпул ьс а) с пери одом внутри группы, равном времени цикла регенерации одной строки tð „., при этом tð „((t„, /n. Количество импульсов н группе определяется промежутком времени между импульсом установки в единичное состояние и импульсом устанонки в нулевое состояние триггера 62, т.е. равно количест- З5 ву импульсон, выдаваемых генератором

59 за время, пока триггер 62 находит— ся в единичном состоянии, Сигнал установки в ноль триггера

62 и дополнительного счетчика 40 Аор- 40 мируется следующим образом. Как только триггер 62 взводится в единичное состояние, с выхода 61 генератора

59 импульсов на вход 41 запуска младшего разряда счетчика 40 поступа- 4S ет группа импульсов, каждый из которых изменяет состояние счетчика 40 на единицу. Так как код алгоритма регенерации и, следовательно, выходы де-шифратора 49 поставлены в соответствие с выходами разрядов 43 — 48 счетчика

40 и управляющими входами 34-38 регулируемого делителя 32 частоты,то сиrнал сброса триггера 62 формируется на выходе соответствующей первой схемы И

64 при совпадении на ее входах сигналов с выходов соответствующих разрядов счетчика 40 и сигнала с соответствующего выхода дешифратора 49. Для рассматриваемого случая импульс сброса триггера 62 вырабатывается при щ совпадении на входах схемы И 64 выходного сигнала с выхода 47 пятого разряда, инверсного выходного сигнала с.выхода 48 шестого разряда счетчика 40 и сигнала, поступающего 65 с ныхода 58 дешифратора 49 ° При этом количество импульсов в группе сигналов запроса регенерации равно тридцати двум, т.е. узел 1 снн хронизации на выходных шинах 8 вырабатывает управляющие сигналы, необходимые для регенерации информации в накопителе для тридцати двух строк, последовательно одна строка за другой.

При необходимости регенерации информации по 64, 128 и т.д. стро:. накопителя соответственно увеличивают разрядность счетчика 40, количество используемых выходов дешифратора 49, количество схем И 64 и схем НЕ 67.

При комбинированном алгоритме регенерации на входы 50-52 дешийратора

49 поступает код, соотнетствующий количеству импульсов в группе сигналов запроса регенерации. При этом частота следования групп определяется коэАфициентом деления регулируемого делителя частоты 32, на один из входов

34-38 которого поступает сигнал с возбужденного выхода дешийратора 49.

Например, для выполнения регенерации группами по четыре сигнала запроса регенерации в группе сигнал сброса триггера 62 вырабатывается соответствующей схемой И 64 при совпадении на ее входах сигнала с выхода 44 второго разряда, инверсного сигнала с выхода .45 третьего разряда счетчика 40 и сигнала с выхода 55 дешифЬатора 49.

При этом сигнал с выхода 55 дешибратора 49 поступает на вход 35 делителя 32 частоты, так что частота следования сигналов на его выходе. 39 по отношению к частоте следования сигналов на входе 33 делителя 32 оказывается поделенной в четыре раза, т. е. выполняется регенерация информации подряд четырех =трок накопителя, затемм осуществляется обращение к накопителю для чтения или записи информации, затем снова выполняется регенерация следуюких четырех строк подряд и так далее.

Таким образом, предлагаемое устройство позволяет автоматически перестраивать алгоритм регенерации информации в накопителе запоминающего устройства с ячейками памяти на Г1ДП-транзисторах динамического типа. Управление перестройкой алгоритма Регенерации может осуществляться как на программном, так и на микропрограммном уровнях, при этом .автоматически выполняется условие, что информация в каждой ячейке памяти накопителя должна быть восстановлена не позднее, чем через время, равное t ð .

Технико-э кон оми ческий эффект данного предложени я состоит н том, что автоматическая перестройка алгоритма регенерации позволяет, приспосабливая его к .режиму работы процессора и к классу решаемых задач, исключить

723679

12 потери производительности процессора из-за вынужденного простоя во время цикла регенерации. Эти потери особенно ощутимы (более 20%), при работе процессора с большими массивами данных, а также при пересылках больших массивов информации из дополнительной памяти или внешних устройств в основную память на МДП-транзисторах или. обратно. Тем самым существенно повышается эффективность использования блока управления и запоминающего устройства в целом.

Автоматическая перестройка алгоритма регенерации позволяет также унифицировать блок управления при применении запоминающих устройств на

МДП-транзисторах в специализированных устройствах различного назначения. Например, при применении запоминающего устройства в составе интеллектуальных дисплеев при выводе ин- 20 формации на экран трубки целесообразно применять групповой алгоритм регенерации, реализуемый во время обратного хода луча развертки, в то время как при обработке информации процессором целесообразно использовать распределенный или комбинированный ал горит м ре re н ер ации .

Формула изобретения

Блок управления для запоминающего устройства, содержащий узел синхронизации, тактовый вход которого соеди-З5 нен с тактовым выходом узла связи, выходы синхронизации — co входами синхронизации узла связи и узла Dereнерации, входы запроса регенерации которых соединены со входом запроса регенерации узла синхронизации, а ад- 4О ресный вход узла связи соединен с адресным выходом узла регенерации, гричем управляющие и информационные входы и выходы узла синхронизации и узла связи подключены к соответст- 45 вующим шинам, отличающийся тем, что, с целью повышения производительности блока эа счет .автоматической перестройки режима работы, в него введен узел выбора режима, содержащий регулируемый делитель частоты, генератор импульсов, счетчик, дешифратор, три ггер, инверторы, элемент задержки и элементы И и ИЛИ, выходы счетчика подключены к первым входам и через первые инверторы —. ко вторым входам соответствующих первых элементов И, третьи входы которых соединены с соответствующими выходами дешифратора и входами регулируемого делителя частоты, выходы первых элементов И соединены со входами первого элемента ИЛИ, выход которого соединен со входом сброса счетчика и со входом сброса триггера, вход установки которого соединен с выходом второго элемента И, первый вход которого подключен к выходу регулируемого делителя частоты,а второй вход через второй инвертс з подключен к соответствующему выходу дешифратора и к первому входу третьего элемента И, второй вход которого соединен со входом запуска регулируемого делителя частоты и с выходом запроса регенерации узла регенерации, выход третьего элемента И соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с выходом четвертого элемента И, первый вход которого через элемент задержки подключен ко входу запуска счетчика и к выходу генератора, вход которого соединен с выходом триггера и вторым входом четвертого элемента И, выход второго элемента ИЛИ подключен Ко входу запроса регенерации узла синхронизации, а входы дешийратора подключены к соответствующим шинам управления.

Источники информации, принятые во внимание при экспертизе

1. Старос Ф. Г. и Крайдмер Л. П.

Полупроводниковые интегральные запоминающие устройства. Jl., 1973, с. 76.

2, A МЕСЬ 10000 Main Frame

Memory System Employing Dinamic MOS

RAM . Motorola Semiconductor Products, Jno, 1972.