Двоично-десятичное арифметическое устройство

Двоично-десятичное арифметическое устройство

Иллюстрации

Показать все

Реферат

 

Союз Советских

Соцмапмстмческмх

Рес ублмк

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<,731436

1 (6l ) Дополнительное к авт. свил-ву (22) Заявлено 24.05.76 (2! ) 2364634/18 — 24 с присоединением заявки Рй (5 l ) M. Кл.

G 06 F 7/385

Гоеударстеенный коннтет (23) Приоритет

Опубликовано З0.04.80. Бюллетень Рй 16

Дата опубликования описания 30.04 80 но денем нзобретеннй н отерытмй (53) УДК 681325.S (088.8) (72) Автор изобретения

А. Ф. Страхов (73) Заявитель (э4) ДВОИЧНΠ— ДЕСЯТИЧНОЕ АРИФМЕТИЧЕСКОЕ

УСТРОЙСТВО

Изобретение относится к области вычислительной техники и может быть использовано в различных устройствах автоматики.

Известно последовательное двоично-десятнч»ое суммирующее устройство, содержащее накопитель, схемы задержки, схему анализа нЪ нуль, схему коррекции результата, элемент

ИЛИ, полусумматор-вычитатель, элемент И, генератор одиночных импульсов (1) .

Недостатком данного устроиства является недостаточное быстродействие.

Наиболее близким к данному изобретению техническим решением является устройство, содержащее двоично-десятичные декады, выходы разрядов которых подключены ко входам соответствующих линий задержки, в каждой декаде триттер и элемент И, причем выходы линий задержек каждой декады соединены непосредственно с первой группой элементов И, управляющие входы которых подключены к шине сдвига влево, и через элементы НЕ, за исключением выхода младшего разряда каждой декады, ко второй группе элементов И, . управляющие входы которых подключены к шине сдвига вправо, выходы первой группы элементов И соединены со входами одноименных двоичных разрядов данной декады, а выходы второй группы элементов И соединены со входами первых трех младших разрядов данной декады, выходы линий задержек младших разрядов всех декад, кроме первой и знакового разряда, соединены со входами одного и, через элемент НЕ, другого элементов И, входы которых подсоединены к шине сдвига вправо, 16 а выходы подключены соответственно к единичному и нулевому входам триггера данного разряда, единичный выход которого соединен со входами двух элементов И, вторые входы

15 которых подключены к шине коррекпии результата, а выходы соединены со входами первого и третьего разрядов предыдущей младшей декады, выход линии задержки младшего разряда каждой декады сумматора подключен через один элемент И, другой вход которой соединен с шиной сдвига вправо; элемент НЕ и другой элемент И, управляющий вход которой соединен с шиной переноса младшей декапы, к шине переноса собственной декады (2). соединенный с первым входом формирователя сигнала записи второго операнда, является управ-. ляющим входом записи второго операнда, пересчетные триггерные декады второго операнда, информационные входы пересчетных триггерных декад второго операнда и результата соединены с выходами соответствующих элементов

И четвертой и третьей групп, первые входы элементов И третьей группы соединены между собой и с первым входом элемента ИЛИ, вторые входы элементов И третьей группы соединены с выходами соответствующих пересчетных триггерных декад промежуточного резульrara и с первыми входами соответствующих элементов И четвертой группы, вторые входы элементов И четвертой группы соединены .между собой и с выходом формирователя сигнала записи второго операнда, входы всех формирователей управляющих и счетных . импульсов соединены между собой и являются вторым тактовым входом устройства, выходы блоков анализа кодов первого и второго операндов на нуль соединены с входами соответствующих формирователей счетных и управляющих импульсов, выходы блоков анализа кода первого операнда на нуль соединены со входами элемента И, выход которого является выходным сигналом конца операции устройства, выходы пересчетных триггерных декад результата являются информационными выходами устройства.

На чертеже показана блок-схема предлагаемого двоично-десятичного арифметического устройства. Устройство содержит пересчетные триггерные декады 1 и 2 результата, пересчетные трщтерные декады 3 и 4 первого операнда, пересчетные триттерные декады 5 и б второго операнда, пересчетные триггерные декады 7 и 8 промежуточного результата, блоки 9 и 10 анализа кода первого операнда на нуль, блоки 11 и 12 анализа кода второго операнда на нуль, элемент 13 И конца операции, элемент

14 ИЛИ, элементы 15 и 16 И первой группы, элементы 17 и 18 И второй группы, элементы 19 и 20 И третьей группы, элементы 21 и 22 И четвертой группы, элементы

23 ИЛИ первой группы, элементы 24 ИЛИ второй группы, .элементы 25 ИЛИ третьей группы, элементы 26 ИЛИ четвертой группы, формирователи 27 и 28 счетных импульсов результата формирователи 29 и 30 сигналов переноса результата, формирователь 31 счетных импульсов первого операнда, формирователь

32 сигналов переноса первого операнда, формирователь 33 счетных импульсов второго операнда, формирователь 34 сигналов переноса

3 731436

Однако данное устройство имеет значительный объем оборудования.

Бель изобретения — сокращение оборудования.

Поставленная цель достигается тем, что устройство содержит пересчетные триттерные де-. к ды операндов и промежуточного результата, 1 две группы блоков анализа операндов на нуль, формирователь управляющих сигналов, первые входы блоков анализа кодов операндов >0 на нуль соединены между собой и являются первым тактовым входом устройства, вторые входы блоков анализа кодов операндов на нуль соединены с первыми выходами пересчетных триггерных декад операндов, установочные входы пересчетных триггерных декад первого операнда соединены между собой и с установочными входами блоков анализа кода первого операнда и являются первым установочным входом устройства, установочные входы пересчетных триггерных декад второго операнда соединены между собой и с установочными входами блоков анализа кода второго операнда и являются вторым установочным входом устройства, счетные входы первых пересЧетных триггерных декад операндов, первый и второй счетные входы первой пересчетной триггерной декады результата соединены с выходами соответствующих формирователей счетных импуль. сов, счетные входы i-ых (i — 2, 3,...) пересчет- Зо ных декад операндов через элементы ИЛИ соответственно первой и второй групп соединены с выходами соответствующих формирователей сигналов переноса, счетные входы i-ых (i — 2, 3,...) пересчетных триггернь|х декад 35 результата через соответствующие элементы

ИЛИ третьей и четвертой групп соединены с соответствующими выходами переноса (i — 1) -ых пересчетных триггерных декад результата, вторые входы элементов ИЛИ третьей и четвер- 4о той групп соединены с выходами соответствующих формирователей сигналов переноса, установочные входы пересчетных триггерных декад результата соединены между собой и являются третьим установочным входом устройства, 4> информационные входы пересчетных триггерных декад первого операнца и регистра соединены с выходами соответствующих элементов И первой и второй групп, первые входы которых являются соответственно входами ® первого и второго операндов, вторые входы элементов И первой группы соединены между собой и, являются управляющим входом записи первого операнда, вторые входы элементов И второй группы соединены между собой 55 и с выходом элемента ИЛИ, первый вход ко-. торого является управляющим входом записи второго операнда в регистр, а второй вход, 31436 6

5 7 второго операнда, формирователь 35 сигналов записи второго операнда.

Первый и второй счетные входы первой пересчетной триггерноч декады 1 результата соединены с выходами формирователей ?7 и 28 счетных импульсов, счетные входы последующих i-ых (i — 2, 3,...) пересчетных триггерных декад 2 результата через элементы ИЛИ третьей и четвертой группь: 25 и 26 соединены с соответствующими выходами (i — 1)-ых пересчетных триггерных декад 1 результата, вторые входы элементов ИЛИ третьей и четвертой групп 25 и 26 соединены с выходами соотвеТствующих формирователей

29 и 30 сигналов переноса. Кодовые выходы пересчетных триггерных декад 1 и 2 результата являются информационными выходами устройства, Счетный вход первой пересчетной триггерной декады 3 первого операнда соединен с выходом формирователя 31 счетных импульсов, счетные входы последующих i-ых (i — 2, 3,...) пересчетных триггерных декад 4 первого операнда через элементы 23 ИЛИ первой группы соединены с соответствуюцтими выходами переноса (i — 1)-ых пересчетных триггерных декад 3 первого операнда, вторые входы элементов 23 ИЛИ первой группы соединены с выходами соответствующих формирователей 32 сигналов переноса.

Первые входы блоков 9 — 12 анализа кодов операндов на нуль, соединены между собой и являются первым тактовым входом устройства, Вторые входы блоков 9 — 12 анализа кодов операндов на нуль соединены с кодовыми выходами соответствующих пересчетных триггерных декад 34 первого и 5, 6 второго операнда. Установочные входы пересчетных триггерных декад 34 первого операнда соединены между собой, с установочными входами блоков 9, 10 анализа кодов первого операнда и являются первым установочным входом устройства.

Счетный вход первой пересчетной триггерной декады 5 второго операнда соединен с выходом формирователя 33 счетных импульсов, счетные входы последующих i-ых (i — 2, 3,...) пересчетных триггерных декад

6 второго операнда через элементы 24 ИЛИ второй группы соединены с соответствующими выходами переноса (i — 1)-ых пересчетных триггерных декад 5 второго операнда, вторые входы элементов 24 ИЛИ второй группы соединены с выходами соответствующих формирователей 34 сигналов переноса. Установочные входы пересчетных тритгерных декад 5 и 6 второго операнда соединены между собой и с установочными входами блоков 11 и 12 ана-

i5

55 лиза кодов второго операнда и являются вторым установочным входом устройства.

Информационные входы пересчетных тритгерных декад 3 и 4 первого операнда 7 и 8 регистра промежуточного результата соединены с выходами соответствукщих элементов 15, 16 И первой группы, и 17, 18 второй группы. Первые входы элементов 1, 16 И первой группы представляют собой кодовый вход первого операнда. Первые входы элементов

17 и 18 И второй группы представляют собой кодовый вход второго операнда. Вторые входы элементов 15, 16 И первой группы соединены между собой и являются управляющим входом записи первого операнда. Вторые входы элементов 17, 18 И второй группы, соединены между собой и с выходом элемента 14 ИЛИ, первый вход которого является управляющим входом записи второго операнда в декады 7 и 8 промежуточного регистра, а второй вход, соединенный с первым входом формирователя 35 сигнала записи второго операнда, является управляющим входом записи второго операнда в псресчетные триггерные декады 11 и 12 второго операнда.

Информационные входы пересчетных триггерных декад 5, 6 второго операнда и 1.,2 результата соединены с выходами соответствующих элементов 21, 22 И четвертой группы и 19, 20 третьей группы. Первые входы элементов 19, 20 И третьей группы соединены между собой и с первым входом элемента

14 ИЛИ, а вторые входы элементов 19, 20 И третьей группы соединены с выходами соответствующих триггерных декад 7, 8 регистра промежуточного результата и с первыми входами элементов 21, 22 И четвертой группы.

Вторые входы элементов 21, 22 И четвертой группьг соединены между собой и с выходом формирователя 35 .сигнала записи второго опера ща.

Первые входы всех формирователей 27 — 35 управляюццы и счетных импульсов соединены между собой и являются вторым тактовым входом устройства. Выходы блоков 9, 10 анализа кодов первого и 11, 12 второго операндов на нуль соединены со входами соответствующих формирователей 27-35 счетных и управляющих импульсов.

Вторые входы формирователей счетных и управляющих сигналов 27 — 35 являются управляющими входами, на которые подастся признак операции, выполняемой устройством.

Выходы блоков 9, -10 анализа кодов первого операнда на нуль соединены со входами элемента 13 И, выход которого. является выходным сигналом конца операции устройства, 1436

7 73

В основе еработда двоична-десятичного арифметическо|о устройства заложен принцип синхронного счета в декадах операнда и в декаде результата.

В целях ускорс;-яя процессов вычисления, после сложения первой декады сложение кодов следуюших старших декад операндов А и В> производится синхронной подачей отрицательных и положительных импульсов соответственно па счетные входы соответствую;цих пересчетных триггерных декад первого операнда и результата. В этом случае младшие декады в работе устройства не участвуют.

При выполнении операции сложения А+В двух двоична-десятичных кодов первого операнда А и второго операнда В, код первого операнда А через элементы 15, 16 И первой группы заносится в псресчетные триггерные декады 3, 4 первого операнда.. Для этого на вторт-с ходы элементов 15, 16 И с управляющего а,.oд. подастся сигнал разрешения запнс! I первого Олерднда. Код aToporo Операнда В через эл:.:,Icllòal 17, 18 И второй группы, через декады 7. 8 регистра промежуточного ре„-ул:.тд-..- .. Дерез элемен-.ы 19, 20 И третьей группы =вносится в пересчетные триггерные декады ., " результата. Разрешением записи второго операнда в регистр результата является празлчюший сигнал, поступающий íà сООТястс-=:. ..тч .й вход схемь. 4 ИЛИ. На первый и второй тактовые входы устройства подаются сдвинут:-гс одна относительно другой последова.-.слепости тактовых импульсов, причем, частоти .,:::кт вых импульсов определяет оыстродействие устройства.

Выпо,;!Исl!- е ес".; и" .сложсниЯ нГпнается по старшинству j-ой (i-2, 3,...) декадой 4 первого операнда, в которой код первого операнда не равен нулю (Л ф-О) . Соответствующий блок 10 анализа первого операнда на нуль выдает разрешаюший сигнал на формирователи

29 и 31 сигналов переноса, формирующие счетные импульсы для i-ых пересчетных триггерных декад 4 первого операнда и 2 результата. Операция сложения заканчивается, когда

10 код в декадах 3, 4 первого операнда будет равен нулю. При этом очередным первым тактовым импульсом блоки 9, 10 анализа устанавливают состояние нуля в соответствующих пересчетных декадах 3, 4 первого операнда, после чего с выхода схемы 13 И выдается сигнал окончания операции сложения. В пересчетных триггерных декадах 1, 2 результата находится код результата операции (С=А+В), который может быть считая с информационного выхода устройства, а также может быть оставлен в пересчетных декадах для выполнения последующих операций.

При выполнении операции вычитания двух двоично-десятичных кодов ( — А) последовательность действий аналогична операции сложения.

Отличие заключается в том, что поступающий признак операции вычитания подает разрешение на работу формирователей 28, 30, которые выдают импульсы отрицательного счета на первую и последующие i-ые декады

1,2 результата. По окончании операции в пересчетных триггерных декадах. 1, 2 результата находится код разности (С= — А).

При выполнении операции умножения двух двоично-десятичных кодов (В х А) предварительно в пересчетные триггерные декады 3, 4 первого операнда 5, 6 и 7, 8 второго операнда регистра промежуточного результата заносятся соответственно коды первого операнда А и второго операнда В. Пересчетные триггерные декады 1,2 результата предварительно устанавливаются в нуль. Операция умножения начинается с поступлением на входы формирователей 27 — 35 признака операции. Операция умножения выполняется как циклически повторяющиеся операции сложения. При неравенстве первой декады первого операнда нулю (А1 0) формирователи 33 и 27 подают на первые нересчетные декады 5 второго операнда и 1 с пос: з. си:=.с> -Ia вход устройства и далее на третьи входы формирователей 27, 29, 31, 32 признака операции сложения, начало которого совпадает с первым TBKToabIM импульсом. При неравенстве кода в первой декаде 3 первого операнда нулю (А„ О) с выхода блока 9 анализа кода первого операнда на формирователь

31 поступает разрешающий сигнал, а на формировател 32 поступает запрешаюший сигнал.

Оцповрсмен:-., Иа формирователь 27 с этого жс блока 9 поступает разрешаюший сигнал, а на формирователь 79 поступает запрещающий сигнал Счет производится с кд>кдым BTopbIM тактовь м импульсом, при этом, формирователи 3! 27 подают на счетные входы первых декад 3 первого операнда и 1 результата соответственно импульсы отрпцательнОГО и пОлОжи тельного счета, Счет в первых декадах прекращается., кдк только блок 9 в очередном первом такте установит равенство нулю кода в первой декаде первого операнда (А.1=0). После этого операция производится с очередной результата импульсы отрицательного и положительного счета соответственно. Производится сложение первой декады второго операнда с первой декадой результата. Далее известным способом с использованием формирователей

24 и 29 производится сложение последующих

i-тых декад. Цикл сложения прерывается после того, как блоки 11, 12 анализаторов кода второго операнда зафиксируют нуль во всех

31436 10

9 7 декадах 5, 6 второго операнда. В случае, если коды декад первого операнда 3, 4 не равны нулю ((A(>0) +... + (А1ф0)), то формирователи 31, 32 в очередном втором такте подадут на соответствующую декаду 3,4 первого операнда импульс отрицательного счета. В этом же такте код второго операнда по сигналу с формирователя 35 повторно заносится из декад 7, 8 регистра через элементы 21, 22 И четвертой группы в пересчетные триггерные декады 5, 6 второго операнда. По мере равенства нулю младших декад первого операнда в очередном цикле сложения подача импульсов сложения с формирователей 27, 29 начинается соответственно на вторую, третью и т,д. декаду 1, 2 результата. Операция умножения заканчивается при равенстве нулю кода в пересчетных триггерных декадах 3,4 первого операнда. Результат умножения в триггерных декадах 1, 2 результата представляет сумму частных произведений С=ЬМ 1э А h0 1...+ Ь А-.(0 Я" (" 1 второго операнда на декаду первого операнда.

При выполнении операции деления двух двоично-десятичных кодов (А:В) последовательность действий аналогична операции умножения. Отличие заключается в том, что с помощью блоков анализа кода первого операнда 9, 10 определяется самая старшая декада первого операнда, не равная нулю (А„2ф0).

После этого подача импульсов на пересчетные триггерные .декады первого операнда 3, 4 осуществляется таким образом, чтобы значащая часть кода первого операнда оказывалась всегда на один десятичный порядок больше значащей части кода второго операнда. Подача импульсов положительного счета на декаду результата 1, 2 при делении производится в об ратном порядке, начиная со старшей декады.

Операция заканчивается при равенстве нулю кодов во всех декадах 3, 4 первого операнда. Частное от деления при этом находится в пересчетныУ декадах 1, 2 результата.

Эффективность сокращения оборудования предлагаемого устройства обусловлена тем, что оно реализуется на соответствующим образом соединенных пересчетных триггерных декадах и формирователях импульсов и не требует для организации операции сложения и вычитания, умножения и деления дополнительной аппаратуры, комбинационных схем и микропрограммного управления.

Формула изобретения

Двоично-десятичное арифметическое устройство, содержащее пересчетные триттерные де.кады результата, группы элементов И операн5

10 !

40 дов, промежуточного результата, группы эле ментов ИЛИ операндов и результата, элемент

И,элементИЛИ, отличающееся тем, что, с целью сокрашения оборудования, оно содержит пересчетные триггерные декады операндов и промежуточного результата, две группы блоков анализа операндов на нуль„ формирователь управляющих сигналов; первые входы блоков анализа кодов операндов на нуль соединены между собой и являются первым тактовым входом устройства, вторые входы блоков анализа кодов операндов на нуль соединены с первыми выходами пересчетных триггерных декад операндов, установочные входы пересчетных триггерных декад первого операнда соединены между собой и с установочными входами блоков анализа кода первого операнда и являются первым установочным входом устройства, установочные входы пересчетных триггерных декад второго операнда соединены между собой и с установочными входами блоков анализа кода второго операнда и являются вторым установочным входом устройства, счетные входы первых пересчетных триггерных декад операндов, первый и второй счетные входы первой перссчетной триггерной декады результата соединены с выходами соответствующих формирователей счетных импульсов, счетные входы i-ых (i — 2, 3,...) пересчетных декад операндов через элементы ИЛИ соответственно первой и второй гру .ьп соединены с выходами соответствующих формирователей ситналов переноса, счетные входы

i-ых (i — 2, 3,...) пересчетных триггсрных декад результата через соответствующие элементы ИЛИ третьей и четвертой групп соединены с соответствующими выходами переноса (i — 1) -ых пересчетных трнггерных декад .резуль. тата, вторые входы элементов ИЛИ третьей и четвертой групп соединены с выходами соответствующих формирователей сигналов переноса, установочные входы пересчетных триггерных декад результата соединены между собой и являются третьим установочным входом устройства, информационные входы пересчетных триггерных декад первого операнда и регистра соединены с выходами соответствующих элементов И первой и второй групп, первые входы которых являются соответственно входами первого и второго операндов, вторые входы элементов И первой группы соединены между собой и являются управляющим входом записи первого операнда, вторые входы элементов И второй группы соединены между собой и с выходом элемента ИЛИ, первый вход которого является управляющим входом ааписи второго операнда врегистр, а второи вход, соединенный с первым входом формиро12

731436

Улла ьвм зоп

ОО, Ус О@

Р,О О

ВЪдодаи lioa мокрого оюриьчдсс

ЦНИИПИ Заказ 1510/23 Тираж 751 Подписное

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 вателя сигнала записи второго операнда, является управляющим входом записи второго операнда, пересчетные триггерные декады второго операнда, информационные входы пересчетных триггерных декад второго операнда и результата соединены с выходами соответствующих элементов И четвертой и третьей групп, первые входы элементов И третьей группы соединены между собой и с первым входом элемента ИЛИ. вторые входы элементов И третьей группы соединены с выходами соответствующих пересчстных триггерных декад промежуточного результата и с первыми входами соответствующих элементов И четвертой группы, вторые входы элементов И четвер той группы соединены между собой и с выходом формирователя сигнала записи второго операнда, входы всех формирователей уиравлающих и счетных импульсов соединены между собой и являются вторым тактовым входом устройства, выходы блоков анализа кодов первого и второго операндов на нуль соединены с входами соответствующих формирователей счетных и управляющих импульсов, выходы блоков анализа кода первого операнда на нуль соединены со входами элемента И, выход которого является выходным. сигналом конца опе о рации устройства, выходы пересчетных тритгерных декад результата являются информационными выходами устройства.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР N 457084, кл. G 06 F 7/385, 17.01,75, 2. Авторское свидетельство СССР N 421007, кл. G 06 F 7/385, 28.03.74 (прототип).