Процессор цифровой вычислительной машины

Процессор цифровой вычислительной машины

Иллюстрации

Показать все

Реферат

 

Союз Советсиик

Соц<иапистичесиик

Респубиии (! !)

ИЗОБРЕТЕН ИЯ

7 —

" << < <- :„ < ) ф (5 ) М. Кл.

G 06 Е 15/00

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 05.12.77 (21} 2550550/18-24 с присоединением заявки М (23) Приоритет

Гвсчдарстввнньн< веатет

СССР ве делам нзвбрвтеннй н юткрмтнй

Опубликовано З0.04.80. Бюллетень Рй 16

Дата опубликования описания 30,04.80 (53) УД К681.14 (088,8) (72) Авторы изобретения

Ю. Г. Нестеренко, Н. И. Новиков и В. П. Супрун (71) Заявитель (54) ПРОЦЕССОР ЦИФРОВОЙ ВЫЧИСЛИТЕЛЬНОЙ МА1!1ИНЫ

Изобретение относится к вычислительной технике и может найти применение при построении вычислительных устройств цифровых вы. числительных машин (LlBM) .

Известен процессор мультипрограммной мультипроцессорной вычислительной систем»Ь содержаший сумматор адреса, выход которого соединен с выходом промежуточного регистра

А„+„команды и регистры обшего назначения (POH), входы которых соединены с блоком арифметических и логических операций, с блоком выполнения команд переходов, блоком модификации адреса процессора команд и блоком памяти клточей (1).

Недостатком известного ирацсссора является то, что промежуточный регистр A„, êoìàíды не является программно доступным регистром и на него нельзя звписать результат любой команды и, таким образом, сразу после исполнения арифметической или лагическои опера. ции осуществлять безусловную передачу управления команде, адрес которой формируется при помощи этих операций, Наиболес близким rto технической сутцности к предлагаемому являе-.ся процессор цифровой вычислительной машины, содержаший арифметическо-логический блок, счет п<к команд, п

S адресуемых регистров, причем первый вход

i-ro адресуемого регистра и входы остальных и-1 адресуемых регистров соединены с первым выходом арифмстичсско-логического устрайст на, а выходы — с первым входом арифмстическологического устройства, второй выход которого является первым в»<ходом устройлва, а второй вход арифметическо-логичсско î уп ройства является входом устройства (2), Недостатком данного процессора является невозможность формирования адреса команды перехода арифметической или логической Уомвндой с непосредственной передачей реэул»тэта этой команды в регистр адреса команды и выполнения безусловной передачи уиравлсиия по двниому сформированному адресу. В известном вычислительном устройстве такая проис. дура формирования адреса и беэусл< аной передачи управления требует выполнения l;:<ü. ми нимум двух команд: арифметической или л< ° ход устройства (магистраль 4 адреса команды) .

Второй вход арифметическо-логического блока 3 соединен со входом устройства (входной информационной магистралью 5), а его второй выход образует первый выход устройства (выходную информационную магистраль 6).

Процессор цифровой вычислительной машины в режиме формированияя адреса команды работает следуюшим образом.

При естественной последовательности выборки команд и формирования адресов команд (отсутствие условных и безусловных передач управления) адрес и--1-й команды, храняюшийся на i — том адресуемом регистре общсго назначения, передается в магистраль 5 адреса команды для осушествления выборки и — 1-го командного слова и в счетчик 2 команд— для формирования адреса следующей и-ой команды. После прибавления к адресу n — 1-й команды единицы младшего разряда сформированное значение адреса и-ой команды из счетчика 2 команд передается в i-тый адресуемый регистр общего назначения для передачи его в магистраль 4 адреса команды. Безусловная передача управления может осуществляться как путем выполнения специальной команды безусловной передачи управления, так и путем выполнения любой арифметической или логической команды. При выполнении безусловной передачи управления с помощью специальной команды безусловной передачи управления в устройстве осуществляется по этой команде посылка по первому выходу арифметическологического блока 3 в i-тый адресуемый регистр общего назначения кода адреса команды, который передает управление с последующей выдачей этого адреса на магистраль 4 адреса команды.

В данном случае сформированный на счетчике 2 команд и храняшийся в i-том адресуемом регистре обшего назначения адрес последующей команды или аннулируется, или отсылается на хранение в ячейку памяти ОЗУ

ЦВМ, (если команда безусловной передачи управления предполагает возврат к предыдушей программе). При выполнении безусловной передачи управления при помоши арифметичесscoA или логической команды адрес команды, которой передается управление, формируется при помощи этой арифметической или логической команды и, как результат этой команды, отсылается от арифметическо-логического блока 3 в i-тый адресуемый регистр обшсго назначения с последующей выдачей этого адреса на магистраль 4 адреса команды. При выполнении операми модификации адреса числа относительно адреса команды в командном слове в качестве адреса операнда, относительно которого производится модификация, указывается

3 731440 Д гической. (например. AH илн NR) лля формирования перехода и команды безусловной передачи управления по данному адресу (например BALR) . Кроме этого, в данном вычислительном устройстве достаточно сложно осуществить отсылку адреса команды в любую ячейку и:;мяти на хранение. а также использовать адрес команды в качестве одного из операндов арифметической или логической команды для формирования адреса числа, т.е. осуществить 10 модификацию адреса числа относительно адреса командьп

Целью изобретения является повышение быстродействия и расширение функциональных возможностей устройства. 35

Поставленная цель достигается тем, что в устройстве выход i-го (t=-1 —, и) адресуемого регистра подключен ко входу счетчика команд и является вторым выходом устройства, а второй вход i-го адресуемого регистра подключен эО к выходу счетчика команд.

Это позволяет записывать сформированный на счетчике команд адрес команды на один из адресуемых регистров общего назначения и иметь к нему программный доступ с целью 25 использования содержимого этого регистра в качестве операнда. Это дает возможность осушествлять модификацию адреса числа относительно адреса команды, достаточно просто осуществлять отсылку в любую ячейку памяти зп адреса текущей команды, хранящейся в том адресуемом регистре обшего назначения, а также формировать адрес следующей команды путем арифметической или логической команды с записью результата в данный регистр, осушествляя тем самым безусловную передачу управления. Кроме того, в предлагаемом уст. ройстве выход -того адресуемого регистра обшего назначения соединен со входом счетчика команд и образует адресную магистраль, clap что обеспечивает Bo — первых, передачу адреса и-ой команды в счетчик команд для формирования адреса и+1-ой команды и, во-вторых, передачу сформированного при помощи счетчика команд или при выголнении арифметической или логической команды адреса и-ой команды в память для выборки команды.

На чертеже представлена функциональная схема предлагаемого устройства.

Устройство содержит и адресуемых регистров 1,... 1,... n общего назначения и счетчик 2 команд. Входы адресуемых регистров 1,...

1,...n соединены с первым выходом арифметическо-логического блока 3, а выходы — с первым входом арифметическо-логического бло- 55 ка 3. Выход счетчика 2 соединен со вторым входом i — того адресуемого регистра общего назначения, выход которого соединен со входом счетчика 2 команд и образует второй вы731440

15 адрес i-того адресуемого регистра общего назначения, где хранится адрес команды. Содержимос данного регистра по первому входу отсылается в арифметическо-логический блок 3 для модификации адреса. Отсылка в память

5 адреса команды, хранящегося в i-том адресуемом регистре общего назначения осуществляется путем передачи его через арифметическологический блок 3 на выходную информацион-, ную магистраль 6 при выполнении команды 1и записи в память ОЗУ 11ВМ содержимого адресуемых регистров общего назначения.

Предлагаемое устройство позволяет повысить быстродействие работы устройства за счет возможности формирования адреса команды и безусловной передачи ей управления путем выполнения не двух или более команд, а одной арифметической или логической команды, результат которой записывается в i-тый адресуемый регистр общего назначения; а также расширяет функциональные воэможности процессора цифровой вычислительной машины за счет возможности формирования адреса последующей команды путем любой арифметической или логической операции; осуществления безусловной передачи управления путем выполнения или команды записи информации из папяти UBM в i-тый адресуемый регистр общего назначения или записи результата любой арифметической или логической операции на i-тый gg адресуемый регистр общего назначения; возможности отсылки на хранение в память ОЗУ

UBM адреса следующей команды, хранящегося на i-том адресуемом регистре общего наэна

6 чения; использовании адреса команды в ка-. честве операнда для модификации адреса числа.

Формула изобретения

Процессор цифровой вычислительной машины, содержащий арифметическо-логический блок, счетчик команд, и адресуемых регистров, причем первый вход i-го адресуемо-о регистра и входы остальных и — 1 адресуемых регистров соединены с первым выходом ариАметическологического блока, а выходы — с первым входом арифметическо-логического блока, второй выход которого является первым выходом устройства, а второй вход арифметическо-логического блока является входом устройства, отличающийся тем, что, с целью повышения быстродействия и расширения функциональных возможностей устройства за счет использования результатов арифметических или логических операций в качестве адресов команд и адресов команд в качестве операндов для модификации адреса числа, выход

i-го (i l —, и) адресуемого регистра подключен ко входу счетчика команд и является вторым выходом устройства, а второй вход i-го адресуемого регистра подключен к выходу счетчика команд.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР Р 309363, кл. G 06 F 15/16, 1970.

2. Хассон С. Микропрограммное управление.

М„"Мир", 1974, JBM .360 модели 50 (прототип) .

ЦНИИПИ Заказ 1510/23

Тираж 7S1 Подписное

Филиал ППП "Патент", r. Ужгород, ул. Проектная, 4