Устройство для вычисления обратной величины

Устройство для вычисления обратной величины

Иллюстрации

Показать все

Реферат

 

ОПИСЛНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскии

Соцкалистическик

Республик

" 732861 (61) Дополнительное к авт. свид-ву (22) Заявлено 03.08.76 (2 I ) 2398348/18-24 с присоединением заявки,%(23) Приоритет

Опубликовано 05,05,80. Бюллетень № 17

Дата опубликования описания 08,05.80 (51)М. Кд.

Я 06 F 7/38

Государстввииый комитвт

ll0 авлвм изоорвтеиий и открытий (53 ) УД К 68 1.325 (088.8}

В. И. Жабин, В. И. Корнейчук, В. В. Макаров и В. П. Тарасенко (72) Авторы изобретения

К иевский ордена Ленина политехнический. институт им. 50-летия Великой Октябрьской социалистической революции (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ОБРАТНОЙ ВЕЛИЧИНЫ

Изобретение относится к вычислительной технике и может быть использовано в цифровых вычислительных машинах и устройствах.

Известны устройства для вычисления обратной величины, построенные на основе универсальных цифровых вычислительных машин (1), (2) и (31 ° .

Обратная величина в таких устройствах вычисляется программными методами.

t0

Однако такое вычисление специализированных вычислительных устройствах является нерациональным, так как связано с большими аппаратурными затратами и, кроме того, требует значительного времени, так как необходимы многократные обрашения к памяти.

Наиболее близким к предлагаемому является устройство для вычисления обрат» ной величины, в состав которого входят входной и выходной регистры (сумматоры), блок выделения начального приближения, множительный блок, цифровой комааратор, коммутатор прямого и обратного

2 кодов, блок фиксирования заданной точности приближений и блок контроля верных разрядов в очередном приближении обратной величины. Вычисление обратной величины в этом устройстве производится по итерационной формуле. - При этом выделяется начальное приближение и производит ся некоторое число итераций, которое зависит от требуемой точности вычислений

54l

Однако такое устройство имеет невысокое быстродействие при работе в системах управления процессами в реальном масштабе времени.

Цель изобретения - повышение быс1 родействия.

Указанная цель достигается тем, что устройство для вычисления обратной величины, в которое входят два сумматора, содержит третий сумматор, регистр, блок элементов ИЛИ и блок анализа разрядов, причем выходы первого и второго сумматоров соединены с первой и второй группами входов блока элементов ИЛИ coom

3 732 8 ветственно, выходы блока элементов ИЛИ подключены ко входам третьего сумматора, выходы регистра подключены к информационным входам первого и второго сумматоров, первый и второй управляющие входы которых подключены к первому и второму информационным входам устройства соответственно, а третий и четверть:й управляющие входы - к первому и второму выходам устройства соответственно, первый управляющий вход устройства подключен к управляющему входу блока анализа разрядов, выходы которого подключены к выходам устройства, а знаковый и информационные входы — к знаково- му и информационным выходам третьего сумматора соответственно, второй управляющий вход устройства подключен к управляющим входам регистра и третьего сумматора.

zo

Кроме того, для достижения поставленной цели блок анализа разрядов содержит элементы И, ИЛИ, И HE и запрета, причем информационные входы блока анализа разрядов- подключены ко входам элемента ИЛИ и элемента И-НЕ, выходы которых подключены к первым входам элементов запрета и И соответственно, вторые входы которых соединены с управляющим входом блока анализа разрядов, знаковый вход которого подключен к управляющему входу элемента запрета и третьему входу элемента И, выходы которых подключены соответственно к первому и второму выходам блока анализа разрядов.

На чертеже представлена функциональная сх ем а устр ойс тва.

Устройство содержит регистр 1, сумматоры 2 и 3, блок 4 элементов ИЛ И, сумматор 5, блок 6 анализа разрядов.

Выходы регистра 1 подключены ко входам сумматоров 2 и 3. Сумматоры 2 и

3 содержат t1 информационных разрядов (и — разрядность представления операнда и результата) и один знаковый. Выходы сумматоров 2 и 3 подключены ко входам блока 4 элементов ИЛИ, причем знаковые разряды подключены ко входам двух первых элементов ИЛИ блока 4 элементов

ИЛИ,а каждый j -ый информационный

so разряд сумматоров 2 и 3 соединен со входом (1+1}-го элемента ИЛИ блока 4 элементов ИЛИ. Выходы блока 4 элемен-. тов ИЛИ подключены ко входам сумматора 5, содержащего (11+ 3) разрядов, из

I которых один знаковый, а два предназначены для хранения целой части. Блок 6 анализа разрядов содержит элементы ИЛИ

7, И-HE 8, запрета 9 и элемент И 10.

Выходы четырех старших разрядов сумматора 5, начиная со второго, подключены ко входам элемента 7 и элемента 8, выходы которых соединены соответственно со входами элемента 9 и 10, Выход первого (знакового} разряда сумматора

5 соединен с управляющим входом элемента 9 и со входом элемента 10. Устройство содержит также информационные входы 11 и 12, управляющие входы 13 и

14 и выходы l; 16. Информационный вход 11 устройства соединен с управляющим входом приема прямого кода сумматора 2 и с управляющим входом выдачи дополнительного кода сумматора 3. Информационный вход 12 устройства подключен к управляющему входу приема дополнительного кода сумматора 2 и к управляющему входу выдачи прямого кода сумматора 3. Управляющий вход 13 устройства подключен к управляющему входу блока 6 анализа .разрядов, который соединен со входами элемента запрета 9 и элемента И 10. Управляющий вход 14. устройства соединен с управляющими входами сдвига регистра 1 и сумматора 5. Выход

15 устройства подключен к первому выходу блока 6 анализа разрядов и соединен с управляющими входами выдачи дополн .— тельного кода сумматора 2 и приеме прямого кода сумматора 3. Выход 16 устpoNcTBa подключен ко второму выходу 6JIoка 6 анализа разрядов и соединен с управляющими входами выдачи прямого кода сумматора 2 и приема дополнительного кода сумматора 3. Первый и второй выходы блока анализа соединены с выходами элемента 9 запрета и элемента И 10 соответственно.

В качестве сумматоров 2, 3 и 5 используются накапливающие сумматоры.

Суммирование в сумматоре 5 производится с задержкой. При сдвиге в сумматоре

5 содержимое третьего разряда (второго разряда целой части) записывается в первый и второй разряды. В остальном сдвиг производится как обычно. Прием и выдачу доголнительного кода в сумматорах 2 и 3 можно осуществлять приемом (выдачей) обратного кода с добавлением единицы в младший разряд, Йля представления операнда х и резуль-.-ата Y= - применяется избыточная х симметричная двоичная система с цифрами 40, 1.

73

Устройство работает в соответствии со следующим алгоритмом

Т,ЕСли М а-2

O,ОСЛИ-g «N с 2

» l, Îñëè Я . > Я

1 где Х» — очередная цифра операнда (X„E, (7,о,<));

Х„- содержимое сумматора 2 в 1-м цикле вычислений; („- очередная цифра результата; у — содержимое сумматора 3 в 1-м

1 цикле вычислений;

%„»- содержимое сумматора 5 к началу » -го цикла вычислений;

N — содержимое сумматора 5 в

1 -М ЦИКЛЕ.

Исходное состояние Rо= 2; Х =Y >=0.

На величину аргумента накладываются ограничения 2 . х " 1.

В начальном состоянии в старшем разряде регистра 1 записана единица, в остальных разрядах — нули.

Обратная величина исходного операнда вычисляется в (И+ 3) циклах, каждый из которых состоит из трех тактов. В первом такте каждого 1 -го цикла на входы устройства поступает очередной разряд операнда (операнд поступает, начиная со старших разрядов). При этом, если единичный сигнал поступает на информационный вход 11 устройства, это свидетельствует о том, что очередной разряд операнда численно равен 1. Если единичный сигнал поступает на информационный вход

12, очередной разряд операнда численно равен 7 Если же единичный разряд не поступает ни на один из входов 11 и 12, очередной разряд операнда численно равен О, В зависимости от сигнала, поступившего на входы 11 и 12, содержимое сумматора 3 прибавляется или вычитается из содержимого сумматора 5 со сдвигом на один разряд влево. Кроме того, к содержимому сумматора 2 прибавляется прямой или дополнительный код содержимого регистра 1. В результате в сумматоре 5 образуется значение М», а в

286 1 6 умматоре 2 — значение Х . К началу

1 второго такта информационные сигналы со входов 11 и 12 снимаются, Во втором такте по управляющему сигналу, поступившему на управлчющий вход

13, производится выдача информации на выходы 15 и 16 устройства. При этом если единичный сигнал появляется на выходе 15, это свидетельствует о том, что очередной разряд результата численно ра5

10 вен 1. Если единичный сигнал появляется на выходе 16, очередной разряд результата равен» ., Если единичный си нал не появляется ни на одном из выходов 15 и 16, очередной разряд результата численно равен О. По единичному сигналу с выхода 15 в j -ый разряд сумматора 3 прибавляется 1 и производится выдача дополнительного кода суМматора

2. По единичному сигналу с выхода 16 из < -го разряда сумматора 3 вычитается единица, что осуществляется приемом дополнительного кода иэ регистра 1, а также производится выдача прямого кода

25 сумматора 2. В результате во втором такте в сумметоре 3 образуется код („

11 а по окончании второго такта (так как суммирование в сумматоре 5 производич ся с задержкой) в сумматоре 5 образуется код R

В третьем такте по управляющему сигналу, поступающему на управляющий вход 14 устройства, производится сдвиг влево на один разряд содержимого сумматора 5 и сдвиг вправо на один разряд содержимого регистра 1. На этом заканчивается цикл вычислений.

В результате выполнения (И+3) циклов на выходах 15 и 16 устройства формируется последовательно разряд за разрядом (начиная со старших разрядов) значение обратной величины исходного опе,ранда, задержанное на три. разряда, т.е. функция (= — 2, представленное избы4 "-3

45 Х точным двоичным кодом с цифрами»,0, 1, в каждом разряде, В результате выполнения (11 + 3) циклов результат получается симметрично округленным.

Благодаря совмещению во времени про50 десса поразрядного ввода операнда и вычисления очередных цифр результата старшие разряды его, несущие большую информацию о нем, вычисляются в первых цик54 лах. Это позволяет эффективно использовать устройство в системах управления процессами в реальном масштабе времени, когда процесс формирования цифр операн да ограничен внешними факторами, а управляюшее воздействие для исполнительного органа системы формируется непосредственно по результатам вычислений.

Кроме того, увеличивается быстродействие при работе в вычислительной среде, где устройства такого типа соединены по следовательно. Поразрядный ввод операнда и вывод результата позволяет длительно уменьшать количество внешних связей, которое не зависит от увеличения разряд- 10 ности операнда. Это обуславливает возможность реализации устройства в виде большой интегральной схемы.

Формула изобретения

1. Устройство для вычисления обратной величины, содержащее два сумматора, отличающееся тем,что,сце->о лью повышения быстродействия, устройс гво содержит третий сумматор, регистр, блок элементов ИЛИ и блок анализа разрядов, причем выходы первого и второго сумматоров соединены с первой и второй группами входов блока элементов ИЛИ соответственно, выходы блока элементов

ИЛИ подключены ко входам третьего сумматора, выходы регистра подключены к информационным входам первого и второго сумматоров, первый и второй управляющие входы которых подключены к первому и второму информационным входам устройства соответственно, а третий и четвертый управляющие входы - к первому и 35 второму выходам устройства соответствен-;

73286 1 но, первый управляющий вход устройства подключен к управляющему входу блока анализа разрядов, выходы которого подключены к выходам устройства, а знаковый и информационные входы — к знаковому и информационным выходам третьего сумматора соответственно, второй управляющий вход устройства подключен к управляющим входам регистра и третьего сумматора.

2. Устройство по и. 1, о т л и ч а— ю щ е е с я тем, что блок анализа раз. рядов содержит элементы И, ИЛИ, И-НЕ и запрета, причем информационные входы

15 блока анализа разрядов подключены ко входам элемента ИЛИ и элемента И-НЕ, выходы которых подключены к первым входам элементов запрета и И соответственно, вторые входы которых соединены с управляющим входом блока анализа разрядов, знаковый вход которого подклк чен к управляющему входу элемента запрета и третьему входу элемента И, выходы которых подключены соответственно к первому и второму выходам блока анализа разрядов.

Источники информации, принятые во внимание при экспертизе

1, Акцептованная заявка Великобритании N 1304008, кл. G 4 А, 1973.

2. Патент США 14 3740722, кл. 340-172.5, 1973.

3. Патент Франции No 2147937, кл. G 06 F 1973.

4, Авторское свидетельство СССР

N 362296, кл. G 06 F 7/39, 1969.

73286 1

Составитель В. Березкин

Редактор A. Маковская Техред М. Петко Корректор В. Бутяга

Зекнэ 1554/10 Тираж 751 Подл исное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4