Устройство для решения дифференциальных уравнений

Устройство для решения дифференциальных уравнений

Иллюстрации

Показать все

Реферат

 

йВСКСС)оа НАЛ

М ю(>мзда

4 Од ьц (ii)732880

О П А Е

ИЗОБРЕТЕН ИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву— (22) Заявлено 13.06.77 (21) 2496594/18-24 (51)M. Кл.

9 06 F 15/32 с присоединением заявки,% йеудвратвеннмй камитет

СССР (23) П риоритет

Опубликовано 05.05.80. Бюллетень М 17

Дата опубликования описания 07.05.80 ао делам иэабретений н аткрмтнй (53) УДК 681.325 (088.8) Ю, С. Каневский, К. Г. Самофалов и Б. П. Хижинский (72) . Авторы изобретения

Киевский ордена Ленина политехнический институт им. 50летия

Великой Октябрьской социалистичяской ревотпоции (71) Заявитель (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ ДИФФЕРЕНЦИАЛЬНЫХ

УРАВНЕНИЙ

Изобретение относится к вычислительной технике и может быть использовано для решения с заданной точностью однородных линейных дифференциальных уравнений с постоянными коэффициентами.-;

Известно устройство для решения диф» ференциальных уравнений, содержащее блоки умножения функций и переменных, интеграторы, сумматор, регистры приращений, элементы И, сумматоры прираше10 ний, коммутатор и запоминающее устройство коэффициентов.

При решении дифференциальных урав« нений применяется структурное моделирование с использованием .численных меl5 тодов интегрирования, характеризующихся трудностью выбора шага.

Данное устройство обладает невысоким быстродействиям вследствие ограниче20 ния скорости передачи переполнений и невысокой точностью решений вследствие использования численных методов интегрирования (1) Наиболее близким по технической суш ности к предлагаемому изобретению является устройство, содержащее регистр функции, регистры производных, регистры приращений функции, производных и аргумента, регистр старшей производной, регистры постоянных и переменных коэффициентов, блоки анализа, триггеры знаков, коммутатор, блок сдвига и блок элементов ИЛЩ21.

В этом устройстве решение дифферен-. циального уравнения на интярвале(Хо.iк), при начальных условиях Хо о q фЧтроисходит путям вычисления рядов Тейлора с шагом:„фц-Я. формулируемых для каждой точки йнтервала.

Точность вычислений с использованием ряда Т йлора зависит при заданной величине шага от количества членов ряда, 732880

40.причем, чем большее количество членов ° ряда бутц„ участвовать в вычислениях, тем с большей точностью будет получен результат.

Поскольку количество членов в рядах

Тейлора для 3 я f. (N 4), уменьшается на единицу с каждым повыше нием порядка производной, то при задан((и-1) ной величине шага,.+, 1+„,...,ч. „будут вычислены с различной точностью, <0 что скажется яа точности решения в следующей точке интервала. Следовательно, неодинаковое количество членов в рядах

Тейлора для значений, определяющих вычислительный процесс в данном устройстве 15 понижает точность решения.

Из сопоставления ряда Тейлора для и решаемого дифференциального уравнения следует, что число членов у циМ одинаковое. Следовательно, зависимость количества членов ряда Тейлора для be+4 от порядка решаемого дифференциального уравнения также понижает точность решения

По полученному значению ряда Тейлора для 3.+4, являющемуся решением дифференциального уравнения в точке (1+1) интервала, нельзя судить о точности результата, поскольку неизвестно точное значение решения в этой точке, по которому можно его контролировать.

Следовательно, отсутствие контрольной вепичйны для контроля точности решения Ч„+< в точке ((+1) интервала и самого контроля также понижает точность решения. .Чтобы получить решение дифференциального уравнения с требуемой точностью, необходимо выбрать соответствующую величину шага. Для этого необходимо сравнение контрольных решений с половинной, одинарной и удвоенной величинами взятого шага. В случае неудовлетворительного расхождения результатов контрольных решений, указанная процедура подбора соответствующей величины шага продолжается Необходимость подбора требуемой величины шага значительно увеличивает время . получения решения.

Последовательный во времени характер вычислительного процесса также понижает быс.гродействие данного устройства.

Цель изобретения — повышение быст55 родействия точности при решении однородных линейных дифференциальных уравнений с постоянными коэффициентами.

Поставленная цель достигагг<-,я тем, что в устройство содержащее регистр функции, регистры производных, регистр приращений аргумента, регистры llocxosraebm коэффициентов, блок управления, выходы которого подсоединены к управляющим входам регистра приращений аргумента и регистров постоянных коэффициентов, введены блоки умножения, сумматор, блоки вычисления членов рядов

Тейлора положительного аргумента и блок вычисления членов ряда Тейлора отрицательного аргумента, накопители значений функции и производных положительного аргумента, накопитель значений функции отрицательного аргумента, схемасравнения,регистр предпредыдущего значения функции и регистр предыдущего значения функции, группы элементов

И, причем регистры производных и регистр функции соединены последовательно в порядке убывания порядка производной, выходы каждого регистра производных и регистра функции соединены с первыми- входами соответствующих .блоков умножения, второй вход каждого блока умножения соединен с выходом соответствующего регистра постоянных коэффициентов, выходы блоков умножения соединены с входами сумматора, выход которого соединен со входом регистра. (И-1)-ой производной, выходы регистров производных и регистра функции соединены с первыми входами соответствующих блоков вычисления членов рядов Тейлора положительного аргумента, выходы которых соединены соответственно с входами накопителей значений производных и накопителя значений функции положительного аргумента, выходы которых через группы элементов И соединены соответственно со входами регистров производных и регистра функции, выход регистра функции соединен с первым входом блока вычисления членов ряда Тейлора отрицательного аргумента выход которого соединен со входом нако.пителя значений функции отрицательного аргумента, вход регистра предыдущего значения функции через группу элементов И соединен с выходом накопителя значений функции положительного аргумента, выход регистра предыдущего значения функции соединен со входом регистра предпредыдушего значения функциивходы схемы сравнения соединены соответственно с выходами накопителя значений функции отрицательного аргумента

5 732880 и регистра прелпрелылущего значения

ФУНКЦИИ, ВЫХОД СХЕМЫ СРаВНЕНИЯ СОЕДИнен с управляющими входами групп элементов И, регистров предпредыдушего значения функции и предыдушего знач!- 5 ния функции, с первыми управляющими входами регистра функции и регистров производных и с входом блока управления, вторые входы всех бпоков вычисления членов рядов Тейлора положительного аргумента и вычисления членов ряда Тейлора отрицательного аргумента соединены с выходом регистра приращений аргумента, управляющие входы накопителей значений производных положитель!

5 ного аргумента, значений функции положительного аргумента значений функции отрицательного аргумента, блоков вычисления членов рядов Тейлора положительного аргумента и вычисления членов ряда Тейлора отрицательного аргумента и вторые управляющие входы регистра функции и регистров производных .соединены с соответствующими выходами блока управления.

Кроме того каждый блок вычисления членов ряда Тейлора содержит группу элементов И, регистр, узел деления и два узла умножения, причем второй вход

30 блока соединен с входами группы элементов И, с первым входом первого узла умножения, выход которого и выходы группы элементов И соединены с соответствующими входами регистра, выход которого .

35 подключен к первому входу узла деления, выход уэпа деления соединен со вторым входом первого узла умножения и с первым входом второго узла умножения, выход которого является выходом блока, 41. первый вход блока соединен со вторым входом второго узла умножения, управляющий аход блока соединен с управляющими входами группы элементов И, регистра, Узла деления, узлов Умножения и со вторым входом узла деления.

На фиг. 1 представлена схема устройства, на фиг. 2 — схема реализации блока вычисления членов ряда Тейлора.

В состав с.хем, изображенных на фиг. 1 и фиг. 2,входят регистр 1о функции и регистры 1„...1„„производных, где ) -порядок дифференциального уравнения, блоки умножения 2,.. 2> .!, регистpbI постоянных коэффициентов 3О- 3р сум атор 4э-б оки 50- 5п 4 вычис- ления членов рядов Тейлора положительного аргумента, блок 6 вычисления членов ряда Тейлора отрицательного аргуЮ

Ь мента, накопители 7, — 7 значений функций и производных положительного аргумента, накопитель 8 значения функции Отрицательного аргумента, схема 9 сравнения, регистр 10, предпредыдушего значения функции регистр 11 предыдущего значения функции, группы 1: -12 элементов И, регистр 13 приращений аргумента и блок 14 управления группа 15 элементов И, регистр 16, узел

17 деления, узлы 18,19 умножения, Устройство работает следующим обг, юзом.

Пусть требуется решить однородное линейное дифференциальное уравнение с постоянными коэффициентами (1) при на-! (и-0 чальных условиях о!Ч()(о), 3 (хо), .,g(< )

Предположим, что предварительно в точке !! „=- X + ti,где шаг } принимает значения 1 > И > О, найдены точные эначенияЪ() Ч (ъ.,р,,Чф, „ ), которые принимаются в качестве новых начальных условий.

Эти значения могут быть вычислены в подготовительном режиме. !

В исходном состоянии коды Ях„1,Ч Ы„)„..

О!- !) ,"„Мк„i заносятся в регистры функции и производных 1„- 1> q, коды постоянных коэффициентов в регистры постоянных коэффициентов 3o - 3 .(, код g(+ в регистр 10 предыдущего значения функции код g () „) — в регистр 11 предыдушегс значения функции, код )) — в регистр

13 прирашений аргумента.

Накопители 8 и 70 7t -4 значений функ-., ции и производных установлены в нулевое состояние.

В нулевом такте, под воздействием управляющего сигйала, . поступающего с выхода блока 14 управления на управляющие входы регистров функции и производных региствов постоянных коэффи-! g, ) с выходов регистров постоянных коэффициентов поступают соответственно на входы блоков — 2 умножения, гле они умножаются.

Полученные произведения с выходов этих блоков поступают на вход сумматора 4, на выходе которого образуется код старшей производной.

Параллельно во времени, в том же нулевом такте, под воздействием управляющего сигнала, поступающего с выхода блока 14 управления на управляющий вход регистра 13 приращений аргумента и управляющие входы блоков 6 н 5 — 5„,+ вычисления членов рядов Тейлора с выхо да регистра 13 приращений аргумента

7328 на вторые входы блоков 6 и 5 — 5„4 вычисления членов рядов Тейлора только в этом такте, поступает код 11=1, а во всех последующих тактах — +<1. На первые входы этих блоков поступают коды с выходов регистров (р - I h g функции и производных. Коды с выходов блоков 6 и

5 -5 вычисления членов рядов Тейлоо 1-1 ра только в этом такте, без изменений соответственнопоступают на входы нако- 1О пителей 8 и 7„- 7> q, где они запоминаются.

Код с выхода накопителя 8 значения функции поступает на вход схемы 9 сравнения, на второй вход которой посту- 15 пает код с выхода регистра 10 предпредьщушего значения функции. Если коды не равны, то на выходе схемы 9 сравнения формируется сигнал, равный нулю, а при равенстве кодов с заданной точностью на выходе этой схемы формируется сигнал, равный единице. Предположим, что на выходе схемы 9 сравнения сформирован сигнал, равный нулю. Тогда, по окончании действия управляющего сигнала, поступающего с выхода блока 14управления, произойдет сдвиг кодов в регистрах 1 — 1 4 функции и производных на один регистр вправо и запись кода старшей производной с выхода сумматора 4 в регистр производной 1и 4.

Таким образом, по окончании нулевого такта, в регистрах 10 —, 1 функции и производных будут находиться коды у (у,1),M" (;(„),...,у<фа в накопителях

8 и 7 — 7> < значений функций и производйых — соответственно коды Ч (Х1 ) и V (Х„), У (Х„),;, S

В первом такте устройство работает так же как и в нулевом за исключением

40 того, что блоками 6 и 5о- 5 q j вычисления членов рядов Тейлора 6 и будут соответственно вычислены коды членов рядов Тейлора У (Х) и У (Х ) >Ч (Х )

".,Ч(х1) —,, В накопителях значений функций и производных 8 и 70 —. t< будут соответственно накоплены коды

Х„) А.„) „, И (Х„) „) — „, 50 (у (y, lqq („ —,) (" " (X„l J " (.(„) Я

Если предпопожить, что при сравнении схемой 9 сравнения кода, поступающе55 го с выхода накопителя 8 значения функ ции, с кодом поступающим с выхода регистра 10 значения функции на ее выходе формируется сигнал, рав80

6 ный нулю, то по окончании первого такта в регистрах 1р — 1 q функции и производныхс(удут находиться коды у (х ) g"" х ) ((1+4) 1г 1е

" Ч (W<), а в накопителях значений функций и производных 8 и 7 — 7„4 соответственно будут накоплены коды

У (Х, ) + У (Х ) —, ((()() q (g "

И1)

1 1 qi

/ (Ч (X„liS "(а,) "— „) (З("-" (х +Ч 3дфД, 1 "г

Во всех последующих * тактах работа устройства повторяется до тех пор, пока накопленный в накопителе 8 значения функции код ряда (-И)=У(Х )+S (X ) (и) (-Юк

1 1 il к1. представляющий функцию 8 (Хо) в точке

Хо =Х„-% тем точнее, чем больше членов ряда будет сформировано, не сравняется с заданной точностью с точным значением кода, хранящимся в регистре

10 предпредыдущего значения функции.:

С той же точностью в накопителях

7 — 7 4 значений функции и производных будут накоплены, соответственно, коды рядов представляющие коды функции g (Х2) и производных J (Х ), 3 (Х2).", (И-11 у (х ) в точке Х -% +4. В этом случае, на выходе схемы 9 сравнения, при сравнении кодов, поступающих на ее входы соответственно с выходов накопителя 8 значения функции и регистра 1 0 предпредыдущего значения функции,формируется сигнал, равный единице.

Этот сигнал, поступая с выхода схемы 9 сравнения на входы групп 12,—

-12 q элементов И, управляющие входы регистров lо - 1и функции и производных управляющие входы регистров предыдущего ll и предпредыдущего 10 значений функций, вход блока 14 управления осуществляет передачу с накопиl толей 70 — 7 . значений функции и производных соответственно через группы 12 — 12у 4 элементов И на регистры функции и производных кодов функции и производных, которые принимаются в качестве новых начальных условий ;прием в регистр 11 предыдущего значения функции с накопителя 7о значения функции через группу 12о элементов И кода у (Х2); прием в регистр

10 предыдущего значения функции с регистра ll предыдущего значения функции кода у(х4); установку посредством блока 14 управления в нулевое состоя9 7328 ние накопителей значений функции и производных; настройку блока 14 управления на выполнение нулевого и всех последуюши.х тактов.

По окончании k-го такта в регистрах

1д — 1 функции и производных будут находиться коды представляющие новые ,начальные условия, а в накопителях 8 и 7О - 7 4 значений функции и производных — нули. ю

Затем, аналогично описанному, выполняются нулевой и все последующие такты, в результате чего определяются коды функции и производных в точке х =

=- х +И ° 15

Описанный процесс можно продолжить вправо сколь угодно далеко для всех последую цих точек аргумента с шагом и, причем переход от предыдущей точки к последующей производится лишь только по 20 достижении требуемой точности решения.

Присвоив шагу % значения (-1) < п<0, можно получить и продолжить решение влево сколь угодно далеко и для всех последующих точек аргумента с шагом (-% ).

Работа блока вычисления членов ряда

Тейлора поясняется на примере работы . блока 5 > .

Блок вычисляет коды членов ряда

Тейлора, которые в общем виде представляются выражением уи)(„.)

1l

35 °

= 0 1,2... — порядок производной, совпадающий с номером такта, а

3 =1, 2,... — номера точек аргумента.

В качестве исходного состояния при

40 работе блока в 1-ом такте принимается состояние, когда в регистре 16 установлен код „,, а в узлах 18 и 19

Ъ умножения соответственно установлены коды Ч(1)(х ) и И < 1. При выпопйении 1-го такта под воздействием управляющих сиг45 налов, поступающих с выхода блока 14 управления по управляющему входу блока

50 вычисления членов ряда Тейлора на управляющие входы узла -17 деления, а также узлов 18, 19 умножения и регист50 ра 16, происходит депепие кода

tt (-11! иа код 1, которые поступают а узел

17 деления соответственно с выхода ре,гистра 16 и с выхода блока 14- управления. В этом же такте производится умножение поступающих с узла 17 деле ния на входы узлов 18 и 19 умножения цифр частного СО,,С,... на установлен80 10 ные в узлах 18, 19 умножения коды (4) . у (х ° ) ф, а также осуществляется прием получающегося произведения на вход регистра 16 с выхода узла 19 умножения. По окончании выполнения указанных операций в регистре 16 будет

Ъ установлен код —, a в узле 18 умq! (,1 4 ножения — кодЧ ty ) —, который поступает на накопитель 10 значения функции положительного аргумента. На этом выполнение 1 -го такта заканчивается.

Если учесть, что в очередном такте 1 увеличивается на единицу, то в регистре

16 для нового 1 будет фактически устаЪ новлен код „, а в узлах 18 и 19

С1- )! умножения соответственно кодыч (х )

1)<1.

Исходное состояние в нулевом такте о обеспечивается путем подачи кода и =1 через группы 15 элементов И на вход регистра 16 и кода < 1 на узел 19 умножения с выхода двойной алины регист ра 13 приращений аргумента, в каждой половине которого хранятся коды г1 =1 и Ь < 1, по второму в.ходу блока вычисления членов ряда Тейлора 5,г, а также (o) кода сх;) = ч (к1) на узел 18 умножения с выхода регистра lр функции, по первому входу блока 50 вычисления членов ряда Тейлора, Это происходит под воздействием управляющего сигнала, поступающего на управляющие аходы группы 15 элементов

И, регистра 16, блоков 18, 19 умножения с выхода блока 14 управления по управляющему входу блока 5О вычисления членов ряда Тейлора, Поскольку код и =1 нужно установить только в ну о левом такте, то сигнал с управляющего входа г руппы 15 элементов И снимается на время выполнения всех последующих тактов. При выполнении нулевого, а затем первого тактов на ход узла 17 деления с блока 14 управления подается код 1.

Исходное состояние во всех последующих тактах обеспечивается путем подачи кода Ь(1 на узел 1 9 умножения с выхода одной из половин регистра 13.прирашений аргумента, кодов у (g ° ) на узел

18 умножения с выхода регистра 1 функции под воздействием управляющего сигнала, поступающего на управляющие входы узлов 18, 19 умножения с выхода блока 14 управления и фиксации кода в

732880

12 регистре 16, поступившего в него при выполнении предыдущего такта.

Формула изобретения

1, Устройство для решения дифференциальных уравнении, содержащее регистр функции, регистры производиых, регистр приращений аргумента, регистры постоянных коэффициентов, блок управления, выходы которого подсоединены к управляющим входам регистра приращений аргу- 1о мента и регистров постоянных коэффициентов, о т л и ч а ю ш е е с я тем, что, с целью повышения быстродействия и точности при решении однородных линейных дифференциальных уравнений с постоян- 15 ными коэффициентами, в него введены блоки умножения, сумматор, блоки вычисления членов рядов Тейлора положительного аргумента и 6пок вычисления членов ряда Тейлора отрицательного аргумента 20 накопители значений функции и производных положитапьного аргумента, накопитель значений функции отрицательного аргумента, схема сравнения, регистр предпредыдушего значения функции и регистр

25 предыдущего значения функции, группы элементов И, причем регистры производных и регистр функции соединены последовательно в порядке убывания порядка производной, выходы каждого регистра производных и регистра функции соединены с первыми входами соответствующих. блоков умножения, второй вход каждого блока умножения соединен с выходом соответствующего регистра постоянных коэффициентов, выходы блоков умножения соединены со ьходами сумматора, выход которого соединен со ьходом регистра (И -1)-ой производной, выходы регистров производных и регистра функции соеди40 нены с первыми входами соответствующих блоков вычисления членов рядов Тейлора положительного аргумента, выходы которых соединены соответственно со входами накопителей значений производ- 45 ных и накопителя значений функции положительного аргумента, выходы которых через группы элементов И соединены соответственно со ьходами регистров производных и регистра функции, выход регистра функции соединен с первым ьходом блока вычисления членов ряда Тейлора отрицательного аргумента, выход которого соединен со входом накопителя значений функции отрицательного аргумента, 55 ьход регистра предыдущего значения функции через группу элементов И соединен с выходом накопителя значений функции положительного аргумента, выход регистра предыдущего значения функции соединен со входом регистра предпредыдущего значения функции, входы схемы сравнения соедйнены соответственно с выходами накопителя значений функции отрицательного аргумента и регистра предпредыдущего значения функции, выход схемы сравнения соединен с управляющими ьходами групп элементов

И регистров предпредыдушего значения функции и предыдущего значения функции, с первыми управляющими входами регистра функции и регистров производных и с входом блока управления, вторые входы блоков вычисления членов рядов Тейлора положительного аргумента и вычисления членов ряда Тейлора отрицательного аргумента соединены с выходом регистра приращений аргумента, управляющие входы накопителей значений производных положительного аргумента, значений функций положительного аргумента, значений функции отрицательного аргумента, блоков вычисления членов рядов Тейлора положительного аргумента и вычисления членов рядов Тейлора отрицательного аргумента и вторые управляющие входы регистра функции и регистров производных соединены с соответствующими выходами блока управления.

2. Устройство по и. 1, о т л и ч аю ш е s с я тем, что каждый блок вычисления членов ряда Тейлора содержит группу элементов И, регистр, узел де- ления и два узла умножения, причем второй вход блока соединен с ьходами группы элементов И, с первым входом первого узла умножения, выход которого и выходы группы элементов И соединены с соответствующими ьходами регистра, выход которого подключен к первому входу узла деления, выход узла. деления соединен со вторым входом первого узла умножения и с первым входом второго узла умножения, выход которого является выходом блока, первый ьход блока соединен со вторым ьходом узла умножения, управляющий вход блока соединен с управляющими входами групп элементов И, регистра, узла деления, узлов умножения и со вторым входом узла деления.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

М 469980, кл. G 06 Х 1/02, 1972.

2, Авторское свидетельство СССР

J4 526905, кл. G 06 F 15/32, 1.974 (прототип).

732880

Составитель А. Жереиов

Редактор Л. Веселовская Техред М, Патио Корректор И. Муска

Заказ 1555/11 Тираж 751 Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, -35 Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул. Проектная, 4