Устройство для решения разностных краевых задач

Устройство для решения разностных краевых задач

Иллюстрации

Показать все

Реферат

 

1 ВЗ СФИЬЯНАЯ .ИМ

Союз Советсник

Социалистичесник

Реслублин

О Л И С АМ И "Е

ИЗОБРЕТЕНИЯ

3732881

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт, свид-ву

{22) Заявлено 17,10. 77(21) 2534878/18-24 с присоединением заявки № (23) Приоритет

Опубликовано 05 05.80 Бюллетень ¹ 17 (5! )М. Кл.

9.06 F 15/32

Гвсударстввнный камнтет 2Ь (53) УДК 681, 14 (088. 8) во делам нзебретеннй н открытнй

Дата опубликования описания 05 05 80 (72) Автор изобретения

10. В. Ладыженский

Донецкий ордена Трудового Красного Знамени политехнический институт (71) Заявитель (54) УСТРОЙСТВО ДЛЯ РЕШЕНИЯ РАЗНОСТНЪ|Х

КРАЕВЫХ ЗАДАЧ

Изобретение относится к вычислительной технике и может быть использовано в универсальных специализированных цифровых вычислительных системах при решении краевых задач для уравнений в частных производных и обыкновенных дифферен-5 циальных уравнений.

Извес гно устройство, содержащее блок управления, блок ввода-вывода и второй блоки памяти, .первый и второй сумматоры, первый и второй блоки умножения, эле 0 .менты И, элементы ИЛИ 1 .

Недостатком данного устройства является низкое быстродействие, обусловленное последовательным принципом обработки ин15 формации.

Наиболее близким по технической сущности х предложенному является устройство для решения разностных краевых задач, содержащее два блока памяти, блок управ20 ления, блок ввода-вывода, два блока умножения, два блока суммирования, два блока деления, элементы И, элементы

ИЛИ 2 .

Недостаток устройства — сложность схемы, обусловленная наличием двух каналов обработки информации.

Белью изобретения является упрощение схемы устройства

Поставленная цель достигается тем, что в устройство, содержащее первый блок памяти, выход которого подключен к информационным входам первого и второго элементов И, выходы которых соединены соответственно с первым и вторым входами первого элемента ИЛИ, выход которого подключен к первому входу блока умножения, второй вход которого соединен с выходом второго элемента ИЛИ, первый и второй входы которого подключены к выходам третьего и четвертого элементов И, выход блока умножения соединен с информационным входом пятого элемента И, управляющий вход которого подипочен к выходу третьего элемента ИЛИ, вьасод пятого элемента И соединен с первым входом сумматора, второй вход которого подключен к выходу четвертого эле(2-) (3) А; P;+Fi

РI+h С -а Д; = Ю „=6g+h (4) (5) +1 и4 1 +4 (6) 3 7328 сита ИЛИ, первый и второй входы хоторого соединены с выходами шестого и седьмого элементов И, выход сумматора подключен к информационным аходам восьмого и девятого элементов И, блок деления, выход которого соединен е информационным входом десятого элемента И, выход которого подключен к первому входу четвертого элемента ИЛИ, второй вход которого соединен с выходом одиннадцатого 10 элемента И, выход четвертого элемента

ИЛИ подключен по входу первого блока памяти, выход девятого элемента И:сое, динен с первым входом пятого элемента ИЛИ, второй вход которого подключен к выходу двенадцатого элемента И, информационный аход которого соединен с первым выходом второго блока памяти и с информационным аходом шестого элемента И, выход пятого элемента ИЛИ 20 подключен к первому аходу второго блока памяти, второй выход которого соединен с информационными аходами четвертого и тринадцатого элементов И, второй аход второго блока памяти подключен к выходу 25 шестого элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами четыренадцатого и пятнадцатого элементов И, блок управления, выходы которого соединены с управляюЗО щими входами первого, второго, четвертого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, две-: надцатого, тринадцатого, четырнадцатого, пятнадцатого, шестнадцатого, семнадцатого, восемнадцатого, девятнадцатого и двадцатого элементов И, третьего элемента ИЛИ и с управляющими входами блоков умножения, деления, первого и второго блоков памяти и сумматора, блок40 ввода-вывода, выход которого подключен к информационным аходам третьего, седьмого, одиннадцатого, пятнадцатого и шестнадцатого элементов И, а аход блока ввода-вывода соединен с выходом три45 надцатого элемента И, допслнйтельно введены регистр, седьмой, восьмой и девятый элементы ИЛИ, причем информационный аход семнадцатого элемента И соединен с выходом сумматора и с информационным входом девятого элемента И, выход семнадцатого элемента И подключен ко входу регистра, выход которого соединен с информационным входом восемнад55 цатого элемента И, выход которого подключен к первому входу седьмого элемента ИЛИ, второй вход которого соединен с выходом восьмого элемента И, 81 4 выход седьмого элемента ИЛИ подключен к первому входу блока деления, выход которого соединен с информационным входом четырнадцатого элемента И, второй в.ход блока деления соединен с выходом восьмого элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам шестнадцатого и девятнадцатого элементов И, информациойный аход девятнадцатого элемента.

И подключен к выходу сумматора, инфор.мационный вход двадцатого элемента И .соединен с первым выходом второго блока памяти, .выход двадцатого элемента И подключен к третьему входу первого элемента ИЛИ, управляющий вход третьего элемента И подключен к выходу девятого элемента ИЛИ, входы которого соединены с выходом блока управления.

На чертеже схематически представлено устройство.

Оно содержит блок 1 управления, блок

2 ввода-вывода, блок 3 умножения, сумматор 4, блок 5 деления, блоки 6 и 7 памяти, элементы 8-27 И, элементы

28-37 ИЛИ, регистр 38 управляющие входы 39-67 соответствующих блоков и элементов устройства.

Устройство предназначено для решения разностных краевых задач вида о,, д =О,С =1, С =4,6 =О (1) по рекурентному алгоритму о>Ph

9) d 1+ 4 С; - с i с= 4(К-1 где А,В; С),F-- известные величины; — искомое решение задачи;

01 а, — промежуточные коэффици i

Устройство работает следующим образом.

Блох 2 ввода-вывода по сигналу блока 1 управления выставляет на выходные шины значения Во и Ес,которые по сигналам Хбои Х44записьиаются в первые ра7328 ряды регистров блоков 6 и 7 памяти соответственно (Х; -управляющий сигнал, подаваемый на управлящший вход с номе-ром 1 по чертежу устройства). Эти операции соответствуют формулам (2) рекур- 5 рентного алгоритма.

Далее реализуются формулы (3) и (4). Блок 2 ввода-вывода выставляет на шину значение A4 . По сигналу Хб на первый вход блока 3 умножения пос- тупает с обратным знаком сА4 а на второй вход блока 3 умножения по сигналу

Хб подается А„. По сигналу Хб4 выполняется. умножение. Блок 2 ввода-вывода выставляет на шину значение С4. По

15 сигналам Х и Х@,С4 и результат с выхода блока умножения подаются на входы сумматора 4.

Начинается циклический участок работы устройства. По сигналу Х 5 производится суммирование. Блок 2 ввода-вывода выставляет на выходные шины значения Ь; и Р; . Одновременно по сигналу

Х46 происходит еаппсе результата с вы хода сумматора в запоминающий регистр

38, по сигналу Х 4 выход сумматора подается на вход делителя блока 5 деления, В1 по сигналу Х54 подается на вход де лимого блока 5 деления, а на входы бло30 ка. 3 умножения по сигналам Хб и Х ь подаются А; и Ь;, .хранящееся в первых разрядах регистров второго блока 7 памяти. Далее одновременно по сигналам

Х,1, Х5 э Х48, Х4 выполняются соот ветственно умножение, деление и сдвиг вправо на один разряд в регистрах обоих блоков памяти. Затем блок 2 ввода-вывода выставляет на выходную шину величину 1»; ° По сигналам Хб и Хб F; и

40 произведение с выхода блока 3 умножения подаются на входы сумматора 4. Одновременно по сигналу Х 49 производится запись вычисленного 6; „, с выхода блока 5 деления в первые разряды регист. 45 ров первого блока 6 памяти. Затем по .сигналу Х> выполняется сложение. Блок

2 ввода-вывода вьставляет на шину значение A; „. По сигналам Х ди Хв и(Я из первых разрядов первого 4 50 блока 6 памяти подаются;-на входы блока

3 умножения. По сигналу Х результат с выхода сумматора 4 подается на вход делимого блока 5 деления, а содержимое регистра 38 по сигналу Хь подается на

55 вход делителя блока 5 деления. Затем по сигналам Х 4 и Х> запускаются блоки умножения и деления. Блок 2 ввода-вывода выставляет на шину значение C;, 4

81 6

По сигналам X . и ХО„С,„ 1и произведение с выхода блока 3 умножения поступают на вход сумматора 4, вычисленное

Ь; „с выхода блока 5 деления по си налу Х45записывается B первые разряды регистров второго блока 7 памяти. Описанный циклический участок повторяется

s течение К тактов работы устройства.

На }4 -м такте величины С 1 4 и А>><равны нулю е

В результате в регистрах первого и второго блоков памяти будут записаны коэффициенты d и 8;, причем значения о и ; будут записаны в (R +1)х разрядах регистров, а значения (М,„и, (Ь будут храниться в первых разрядах регистров памяти.

На втором этапе работы устройства реализуются вычисления по формулам (.5) и (6) .

Устройство управления вырабатывает одновременно сигналы Х44, Х,, Х4 . По этим сигналам происходит сдвиг влево в регистрах первого блока 6 памяти и циклический сдвиг влево в регистрах втсьрого блока 7 памяти. В результате циклического сдвига первые разделы регистров второго блока 7 памяти, в которых хранится, =Ч1 будут переписаны в освободившееся (И +1)-е разряды регистров второго блока 7 памяти.

Далее устройство работает по цикли ческому алгоритму, реализующему формулу (6). По сигналу Х<4 и Хб на входы блока 3 умножения подаются У +4,, хранящееся в (й+1)-х разрядах регистров второго блока 7 памяти и 0 1<

1 умножение. Затем по сигналу Х 0 и Х на входы сумматора 4 подаются р> записанное в первых разрядах регистров второго блока 7 памяти, и произведение с выхода блока 3 умножения. По сит налу Х5 производится сложение, а по сигналам Х и Х4 сдвиг лево в регист рах боих блоков па и По csrmm Х44 значение У; с выхода сумматора записывается в (N +1) е разряды второго блока .7 памяти. В результате выполнения описанного алгоритма через N тактов в регистрах второго блока 7 памяти окажутся значения Уо, У4.-;Ч 1. Величина Ч, будет записана в первых разрядах регистров, а величина У0 будет храниться в (%+1)-х разрядах регистров второгоблока 7 памяти..

7 7328

Вывод решения краевой задачи из устройства производится одновременной подачей (И +1)-го сдвигаюшего сигнала

Х4 на регистры второго блока 7 памяти и (И +1)-го управляющего сигнала

Х на схему И 27, открывающую выход на шину блока 2 ввода-вывода. Порядок выдачи информации в этом случае: о, Ул " "н

Вывод решения может производиться . также в процессе его получения путем подачи управляющего сигнала Х> одновременно с сигналом Х 4 . B этом случае решение будет выведено в порядке

Ун,,У q У(. Значение У,будет выдано 1 по сигналу Хзя поданно у вслед за пос1 ледним сигнмтом Х40 °

Благодаря наличию новых элементов и связей между ними достигается упрого шение схемы устройства для решения разностных краевых задач.

Формула изобретения

Устройство для решения разностных краевых задач, содержащее первый блок памяти, выход которого подключен к информационным входам первого и второго элементов И Выходы которых соединены 3 соответственно с первым и вторым входами первого элемента ИЛИ, выход которого подключен к первому входу блока умножения, второй вход которого соединен с выходом втор ого элемента ИЛИ, первый и второй входы которого подключены к выходам третьего и четвертого элементов И, выход блока умножения соединен с информационным входом пятого элемента

И, управляющий ахоп котор oro подключен к выходу третьего элемента ИЛИ, выход пятого элемента И соединен с первым входом сумматора, второй вход которого подключен к вы.ходу четвертого элемента ИЛИ, первый и ,и второй входы которого соединены с вы 5 ходами шестого и седьмого элементов .И, вькод сумматора подключен к информационным входам восьмого и девя,того элементов И, блок деления, выход

:которого соединен с информационным входом десятого элемента И, выход которого подключен к первому входу. четвертого элемента ИЛИ, второй ахоп которого соединен с выходом одиннадцатого зле т И; выход четвертого элемента

ИЛИ .подключен ко входу первого блока памяти, выход девятого элемента И соединен с первым входом пятого элемента ИЛИ, второй вход которого подклю81 8 чен к выходу двенадцатого элемента И, информационный вход которого соединен с первым выходом второго блока памяти и с информационным входом шестого элемента И, выход пятого элемента ИЛИ подключен к первому входу второго блока памяти, второй выход которого соединен с информационными входами четвертого и тринадцатого элементов И, второй вход. второго блока памяти подключен к выходу шесто1 о элемента ИЛИ, первый и второй входы которого соединены соответственно с выходами четырнадцатого и пятнадцатого элементов И, блок управления, выходы которого соединены с управляюшими входами первого, второго, четвертого, шестого, седьмого, восьмого, девятого, десятого, одиннадцатого, двенадцатого, тринадцатого, четыр1 надцатого, пятнадцатого, шестнадцатого, семнадцатого, восемнадцатого, девятнадцатого и двадцатого элементов И, третьего элемента ИЛИ и с управляющими входами блоков умножения, деления, первого и второго блоков памяти и сумматора, блок ввода-вывода, выход которого подключен к информационным входам третьего, седьмого, одиннадцатого, пятнадцатого и шестнадцатого элементов И, а вход блока ввода-вывода соединен с выходом тринадцатого элемента И, о тл и ч а ю ш е е с я тем, что, с целью упрощения устройства, в него введены регистр, седьмой, восьмой и девятый эл менты ИЛИ, причем информационный вход семнадцатого элемента И соединен с вы-. ходом сумматбра и с информационным входом девятого элемента И, выход семнадцатого элемента И подключен ко входу регистра, выход которого соединен с информационным входом восемнайцатого элемента И, выход которого подключен к первому входу седьмого элемента ИЛИ второй вход которого соединен с выходом восьмого элемента И, выход седьмого элемента ИЛИ подключен к первому входу блока деления, выход которого соединен с информационным входом четырнадцатого элемента И, второй вход блока деления соединен с выходом восьмого элемента ИЛИ, первый и второй входы которого подключены соответственно к выходам шестнадцатого и девятнадцатого элементов И, информационный вход äeвятнадцатого элемента И подключен к выходу сумматора, информационный вход двадцатого элемента И соединен с пер1 вым выходом второго блока памяти, вы10

732881

UHHHITH Закаэ 1555/11 Тираж 751 Подписное

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4 ход двадцатого элемента И подключен к третьему входу первого элемента ИЛИ, управляющий вход третьего элемента И подключен к выходу девятого элемента ИЛ И, входы которого соединены с выходом блока управления.

Источники информации, принятые вс внимание при экспертизе

1. Авторское свидетельство СССР

Ио 209030, кл. Cj 06 F 15/32, 1968.

2, Авторское свидеч ельство СССР по заявке % 2490390/18 24, кл. Cj 06 F 15/34, 1977 (прототпп).