Программируемое постоянное запоминающее устройство

Программируемое постоянное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОП ИКАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<» 733026

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. свид-ву— (22) Заявлено 03.05.77 (21) 2483623/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл, G 1 l С 17 00

Гкударстаеииый комитет

СССР

Опубликовано 05.05.80. Бюллетень № 17

Дата опубликования описания 15.05.80 (53) УДК 628.327. .6 (088.8) по делам изобретений и открытий (72) Авторы изобретения

А. 3. Иванников и А. Д. Кравцов (71) Заявитель (54) ПРОГРАММИРУЕМОЕ ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к вычислительной технике и предназначено для одноразовой записи, хранения и многоразового считывания информации произвольно большого объема.

Известно программируемое постоянное запоминающее устройство (ППЗУ), содержащее матричный накопитель, входной дешифратор, блок управления и усилители выхода, причем выходы входного дешифратора подключены ко входам матричного накопителя, выходы которой связаны со входами усилителей выхода, а выход блока управления присоединен ко входам усилителей выхода (1) .

Недостатками устройства являются значительная потребляемая мощность на единицу информации, низкий фактор качества и сравнительно низкая степень интеграции.

Наиболее близким к предлагаемому является ППЗУ, содержащее матричный накопитель, входы которого соединены с выходами дешифратора строк и селектора, соединенного через дешифратор слов с первым выходом блока управления, и выходные усилители (21.

Устройство обладает рядом недостатков.

В частности, высокая мощность потребления на единицу информации, особенно в режиме записи ухудшает температурный режим кристалла, накладывает повышенные требования на размеры элементов, изоляцию между ними и усложняет технологию изготовления кристалла ГтПЗУ. Кроме того, функциональная схема устройства предусматривает использование одних и тех же элементов в слаботочном (режим считывания) и силь1О ноточном (режим записи) режимах работы

ППЗУ, что приводит к увеличению размеров этих элементов и плошади кристалла, а использование нри программировании ППЗУ значительных по величине амплитуд напряжения предполагает наличие высоких про15 бивных напряжений у транзисторов схемы.

Цель изобретения — повышение информационной емкости и снижение потребляемой мощности устройства за счет разделения каналов записи и считывания.

Указанная цель достигается тем, что в

ППЗУ, содержащее матричный накопитель, входы которого соединены с выходами дешифратора строк и селектора, соединенно733026 го через дешифратор слов с первым выходом блока управления, и выходные усилители, введены дешифратор разрядов и инверторы, входы которых соединены со вторым выходом блока управления, а выходы подключены соответственно к матричному накопителю и выходным усилителям, выходы которых соединены,со входами дешифратора разрядов, управляюший вход которого подключен к первому выходу блока управления, а выходы дешифратора разрядов соево динены с соответствующими входами селектора.

На чертеже изображена блок-схема предлагаемого программируемого постоянного запоминающего устройства.

Выходы входного дешифратора 1 присоединены к соответствующим входам выборки строки матричного накопителя 2, ко входам выборки слов/разрядов которого подключены выходы селектора 3. Выходы накопителя 2 соединены со входами инверторов 4, к дополнительному входу которых подсоединен второй выход блока 5 управления, первый выход которого связан с дополнительным,выходом дешифратора 6 слов и с дополнительным входом дешифратора 7 разрядов. Первый и второй выходы дешифратора 6 слов соединены с первым и вторым входами селектора 3, остальные входы которого объединены с соответствующими выходами дешифратора 7 разрядов. Выходы инверторов 4 соединены со входами усилителей

8 выхода. Выходы ППЗУ присоединены ко входам дешифратора 7 разрядов.

Предлагаемое программируемое постоянное запоминающее устройство работает в режимах записи, хранения и считывания информации. зз

В режиме записи информации подача входного сигнала логической «1» на вход 1 блока 5 управления переводит ППЗУ в режим необращения, при котором производится запись информации. Выходные сигналы блока управления блокируют инверторы 4 и дешифратор 6 слов, запрещая подачу адресного кода управления селектором 3 и считывание информации через инверторы 4, одновременно подается разрешающий сигнал на дешифратор разрядов 7. Инверторы 4 м устанавливают выходы усилителей выхода 8

ППЗУ в состояние логической «1». Комбинацией входного кода на входном дешифраторе 1 выбирается строка матричного накопителя. На выходыбых.1 — Вых.8 ППЗУ, соединенные со входами дешифратора.разрядов 7, 56 подается комбинация логических сйгналов, в соответствии с которой дешифратор 6 разрядов вырабатывает выходной код, управляющий выбором селектором 3 определенного разряда выбранной строки накопителя

2, в который производится запись информации.

Запись логической «1» производится подачей импульса тока питания накопителя, который пережигает плавкую перемычку ячейки выбранного разряда (цепи питания на блок-схеме условно не показаны).

Запись логического «О» определяется наличием плавкой перемычки, и импульс тока при этом в выбранную ячейку не подается.

Перебором комбинаций логических сигналов на выходах Ьых.1 — Вых.8 и, следовательно, на входах дешифратора разрядов 7 выбираются последовательно адреса всех ячеек выбранной строки матричного накопителя и записывается информация в соответствии с заданной программой. Комбинации кода на входах Вх.3 — Вх.6 входного дешифратора 1 обеспечивают перебор всех строк накопителя 2.

В режиме записи работают входной дешифратор 1, блок 5 управления, дешифратор 7 разрядов, селектор 3, матричный накопитель 2.

В режиме считывания информации в

ППЗУ поступающий на входы Вх.3 — Bx.6 входного дешифратора 1 входной код преобразуется в адресный, подаваемый на входы накопителя 2 и возбуждающий одну из строк. На вход Вх.2 дешифратора 6 слов приходит сигнал обращения к одному из слов выбранной строки накопителя. Адресный код с дешифратора слов поступает в половину селектора 3, работающую при считывании, и подготавливает к считыванию выоранное слово.

Таким образом, наличие адресной информации на входах Вх.3 — Вх.6 входного дешифратора и входе Вх.2 дешифратора слов в сочетании с разрешающим сигналом логического «О» на входе Вх.1 блока 5 управления выбирают в матричном накопителе и подготавливают к считыванию ячейки одного слова. Считывание информации начинается при поступлении на инверторы 4 разрешающего сигнала с блока 5 управления.

Инверторы 4 производят опрос подготовленных к считыванию информации ячеек слова, и считываемую информацию поразрядно в параллельном коде передают на входы выходных усилителей 8.

Следует отметить, что в режиме считывания информации схемы дешифратора 7 разрядов часть схемы селектора 3, работающая только при записи, находится в обесточенном состоянии, что дает заметную дополнительную экономию по току потребления.

Блок 5 управления в зависимости от сигнала на входе Вх.1, выдает сигналы разрешения считывания информации, а при записи информации вырабатывает два управлякщих сигнала, один из которых разрешает работу дешифратора 7 разрядов с одновременным запрещением работы дешифратора 6 слов, второй сигнал запрешает считывание информации инверторами 4.

Введение новых блоков в ППЗУ, а также наличие новых связей между ранее су733026 шествовавшими блоками обеспечивает снижение потребляемой мощности на единицу информации, улучшение теплового режима кристалла и фактора качества (произведение мощности потребления на время задержки распространения сигнала), а также повышение надежности устройства и степень интеграции на кристалле. Логическое управление в цепи записи информации через выходы ППЗУ и введение дополнительных цепей между блоками ППЗУ и матричным накопителем. а также возможность отключения части устройства, работающей только при записи, от цепей питания приводит к дополнительному снижению мощности потребления и требований к параметрам элементов, а также к улучшению температурного режима кристалла. Уменьшение напряжения программирования запоминающей матрицы значительно снижает требования к пробивным напряжениям транзисторов и размерам элементов матрицы. Использование трехпроводной схемы обращения к запоминающей матрице с управлением по двум линиям и считыванием по третьей позволяет разделить цепи записи и считывания, уменьшить число элементов и протяженность цепей протекания значительных по величине токов записи информации.

Формула изобретения

Программируемое постоянное запоми нающее устройство, содержащее матричный накопитель, входы которого соединены с выходами дешифратора строк и селектора, соединенного через дешифратор слов с первым выходом блока управления, и выходные усилители, отличающееся тем, что, с целью повышения информационной емкости и сии о жения потребляемой мощности устройства за счет разделения каналов записи и считывания, в него введены дешифратор разрядов и инверторы, входы которых соединены со вторым выходом блока управления, а выходы подключены соответственно к матричному накопителю и выходным усилителям, выходы которых соединены со входами дешифратора разрядов, управляющий вход которого подключен к первому выходу блока управления, а выходы дешифратора разрядов соединены с соответствующими входами селектора.

Источники информации, принятые во внимание при экспертизе

1. MCI — LS I Memory. Каталог. 1975, серии 5330, 5331, 6330, 6331, с. 97, рис. В132.

2. «Электронная промышленность», № 1, 1974, с. 23, рис. 4 (прототип)..733026

Ых,k ВИХР ВЬ!хЗ ЬЫХ,4 ВЫХ.5 ВЫХ,6 ЬЫЮХ ВыХ.Ь

Составитель В. Рудаков

Редактор С. Лыжова Техред К. Шуфрич Корректор Г. Назарова

Зак аз 1563/13 Тираж 662 Подписное

ЦН ИИП И Государствен ного ком итета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент» г. Ужгород, ул. Проектная, 4