Устройство синхронизации

Устройство синхронизации

Иллюстрации

Показать все

Реферат

 

на 1. :БА

Союз Советскик

Социалистических

Республик

<» 734645 (61) Дополнительное к авт. свид-ву (22) Заявлено 06.12.77 (21) 2551899/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.

G 06 F 1/04

Государственный комнтет (53) УДК 681.14 (088.8) Опубликовано 15.05.80. Бюллетень № 18

Дата опубликования описания 25.05.80 по делам изобретений н открытий (72) Авторы изобретения

Н. А. Молодцов и В. И. Юлдашев (71) Заявитель (54) УСТРОЙСТВО СИНХРОНИЗАЦИИ

Изобретение относится к автоматике и вычислительной технике, системам управления, а также цифровой измерительной технике. Оно может быть использовано при построении логических блоков автоматизированных систем управления технологическими процессами и агрегатами и в частотноцифровых измерительных приборах при организации измерений в примыкающих интервалах.

Известно устройство для синхронизации случайных и мпульсных последовательностей, состоящее из двух идентичных каналов. Устройство содержит генератор тактовых импульсов, подключенный к счетному триггеру, парафазные выходы которого соединены со входами соответствующих им счет- ных триггеров первого и второго каналов, причем каждый канал помимо упомянутых счетных триггеров содержит два статических триггера, элемент ИЛИ и одновибратор. устройство синхронизирует поступающие на его входы асинхронные импульсы 11). 20

Однако в устройстве не предусмотрены задания приоритета того или иного канала.

Оно характеризуется повышенной сложностью и большими аппаратурными затратами.

Кроме того синхронизация выполняется не по одной, а по двум (парафазным) тактовым последовательностям.

Известен также блок приоритета, который содержит два логических элемента И, элемент ИЛИ вЂ” HE, инвертор, два триггера и источник питания 12).

Однако в блоке не предусмотрено синхронизации поступающих команд. Кроме того невозможно задержать выполнение не имеющей приоритета команды при поступлении приоритетной команды. если уже произошло срабатывание командного триггера первой.

Наиболее близким к предлагаемому является синхронизатор двух команд, содержащий первый и второй триггеры сигналов, триггер памяти, первый и второй элементы

И, первый и второй элементы ИЛИ, причем единичный вход первого триггера сигналов соединен с выходом первого элемента И, а нулевой вход первого триггера сигналов является первым входом устройства, единичный вход второго триггера сигналов является вторым входом устройства, а нулевой вход второго триггера сигналов подключен к выходу второго элемента И, первые входы

734645

3 первого и второго элементов И соединены с тактовым входом устройства, второй вход первого элемента И соединен с единичным выходом триггера памяти, третий вход первого элемента И подключен к нулевому выходу первого триггера сигналов, второй вход второго элемента И подключен к нулевому выходу триггера памяти, третий вход второго элемента И соединен с единичным выходом второго триггера сигналов, единичный выход первого триггера сигналов соединен с первым входом первого элемента р

ИЛИ, нулевой выход первого триггера сигналов соединен с первым входом второго элемента ИЛИ и является первым выходом устройства, единичный выход второго триггера сигналов соединен со вторым входом первого элемента ИЛИ и является вторым выходом устройства, нулевой выход второго триггера сигналов соединен со вторым входом второго элемента ИЛИ.

Устройство выполняет функции синхронизации команд и их временного .разделения (3) .

Недостатком синхронизатора является неопределенность в выборе очередяости выполнения команд при одновременном поступлении их на входы устройства, так как назначение очереди зависит от состояния триггера памяти, которое предполагается случайным (более точно, состояние триггера памяти зависит от того, которая из команд выполнялась последней). Кроме того, в синхронизаторе отсутствуют средства зазо дания приоритета выбора команд.

Указанные недостатки не позволяют использовать такой синхронизатор в логических блоках систем управления технологическими процессами и агрегатами и высокоточных частотно-цифровых измерительных 35 систем.

Цель изобретения — расширение функциональных возможностей за счет возможности изменения приоритета при выборе накладывающихся сигналов и устранения неопределенности в выборе совпадающих сигналов.

Цель достигается тем, что в синхронизатор введены третий, четвертый, пятый элементы И, первый и второй элементы И вЂ” HE, причем первый вход третьего элемента И 4 соединен с нулевым выходом первого триггера сигналов, второй вход третьего элемента И соединен с единичным выходом второго триггера сигналов, выход третьего элемента И соединен с первыми входами первого и второго элементов И вЂ” НЕ, вторые входы которых являются третьим и четвертым входами устройства соответственно, выход первого элемента И вЂ” НЕ соединен с первым входом четвертого элемента И, второй вход которого подключен к выходу первого элемента ИЛИ, а выход четвертого элемента И соединен с единичным входом триггера памяти, выход второго элемента И вЂ” НЕ соединен с первым входом пятого элемен4 та И, второй вход которого соединен с выходом второго элемента ИЛИ, выход пятого элемента И подключен к нулевому входу триггера памяти.

На фиг. 1 изображена функциональная схема устройства синхронизации логических сигналов, на фиг. 2 — диаграмма функционирования устройства в зависимости от состояния входов ПА и ПВ задания приоритета сигналов А или В и триггера 7 памяти.

Устройство содержит первый и второй триггеры 1 и 2 сигналов, первый и второй элементы И 3 и 4, первый и второй элементы ИЛИ 5 и 6 и триггер 7 памяти. При этом единичный вход первого триггера 1 сигналов соединен с выходом первого элемента И 3, а нулевой — с первым входом А устройства. Единичный вход второго триггера 2 сигналов подключен ко второму входу В устройства, а нулевой — ко второму элементу И 4. Первые входы первого и второго элементов И 3 и 4 связаны с тактовым входом устройтсва fz. вторые — с нулевым и единичным выходами триггера 7 памяти, а третьи — с единичным и нулевым выходами соответствующих триггеров 1 и 2 сигналов. Входы первого элементаИЛИ 5 соединены с выходами, а входы второго элемента ИЛИ 6 — с нулевыми выходами триггеров сигналов 1 и 2. Устройство синхронизации также содержит четвертый, пятый и третий элементы И 8, 9 и 10 и первый и второй элементы И вЂ” НЕ 11 и 12. Вторые входы четвертого и пятого элементов И 8 и 9 соединены с- выходами первого и второго элементов ИЛИ 5 и 6, а их первые входы — с выходами первого и второго элементов И вЂ” HE 11 и 12 соответственно.

Выходы четвертого и пятого элементов И 8 и 9 присоединены к единичному и нулевому входам триггера 7 памяти соответственно.

Вторые входы первого и второго элементов

И вЂ” НЕ 11 и 12 соединены с третьим и четвертым входами ПА и ПВ устройства, а первые входы — с выходом третьего элемента И 10, входы которого связаны с нулевым и единичным выходами триггеров сигналов 1 и 2.

На выходе триггера или логического элемента находится 1 или О в соответствии с наличием на нем высокого или низкого потенциала (предполагается работа устройства в положительной логике). Правые входы и выходы триггеров считаем единичными, левые — нулевыми, причем триггеры переключаются по обоим входам по отрицательному фронту, т. е. при перепаде приложенного к ним потенциала из I в О.

Устройство может работать в режиме управляемого приоритета сигнала А или В и в бесприоритетном режиме, что определяется комбинацией состояний ПА и ПВ входов задания приоритета. Двум входам задания приоритета соответствуют четыре комбинации их состояний: 1) ПА=1, ПВ =

734645

=О; 2) ПА=О, ПВ=1; 3) ПА=О, ПВ=О;

4) Г1А=1, ПВ=1.

Первая и вторая комбинации определяют два основных режима работы устройства — режим приоритета сигнала А и режим приоритета сигнала В. В зависимости от конкретного применения может быть назначен статический или динамический приоритет.

Вследствие симметрии схемы работа устройства в режиме приоритета сигнала A u в режиме приоритета сигнала В, а также при единичном и нулевом состояниях триггера 7 памяти, аналогична по отношению к сигналам А или В соответственно.

В режиме приоритета сигнала А устройство функционирует следующим образом.

В исходном состоянии устройства ПА = 1, ПВ=О, триггеры сигналов 1 и 2 — в единичном и нулевом состояниях соответственно, .триггер 7 памяти полагаем находящимся в единичном состоянии. Так как входы элемента И 10 связаны с нулевым выходом триггера 1 сигналов и единичным выходом триггера 2 сигналов, то на его выходе действует О, который, в свою очередь, приложен к одному из входов элементов И вЂ” НЕ

11 и 12. Вследствие этого на выходах элементов И вЂ” HE 11 и 12 поддерживается 1 независимо от состояния других входов этих элементов. Последнее превращает элементы И 8 и 9 в повторители, и 1 с единичного выхода триггера 1 через элементы ИЛИ

5 и И 8 транслируется на единичный вход, а 1 с нулевого выхода триггера 2 через элементы ИЛИ 6 и И 9 — на нулевой вход триггера 7 памяти. 0 с нулевого выхода триггера 1 сигналов блокирует прохождение пульсов тактовой частоты через элемент И 3 на вход триггера 1, а О с единичного выхода триггера 2 сигналов и О с нулевого выхода триггера 7 памяти блокируют прохождение импульсов тактовой частоты через элемент И 4 на вход триггера 2 сигналов. Устройство находится в состоянии ожидания иоступления логических сигналов А и В.

Возможны три варианта появления логических сигналов на входах устройства:

1) нет временного наложения сигналов;

2) временное наложение сигналов имеет место;

3) сигналы А и В появляются одновременно.

В первом варианте, т. е. при появлении одного из сигналов А или В, происходит изменение состояния только одного из триггеров сигналов 1 или 2 соответственно. Следовательно, на выходе элемента И 10 попрежнему действует О, как и в известном устройстве.

Второй вариант распадается на 2 случая:

1) первым приходит сигнал А;

2) первым приходит сигнал В.

Оба случая представлены на диаграмме.

Рассмотрим первый случай, когда сначала приходит сигнал А и опрокидывает триг1$ 0 т зо зз

45 зо

55 гер 1 сигналов ь .х .ос состояние. В результате ко вход;. .-., счснга И 3 оказываются приложенны.ш с единичного выхода триггера 7 и, «ти и 1 с нулевого выхода триггера 1 сигналов, разрешая прохождение на единичный вход триггера импульсов тактовой частоты Хт. В момент формирования сигнала А>, т. е. прежде чем тактовый импульс проходит на вход триггера 1, приходит сигнал В. При этом последовательность выдачи сигналов Ат и Вт совпадает с очередностью появления логических сигналов А и В на входах устройства. Г1оявление сигнала В приводит а установлению триггера 2 в единичное состояние, а триггер 1 все еще находится в нулевом состоянии.

При этом на выходе элемента ИЛИ 5 появляется 1. По той же причине на выходе элемента И 10 появляется 1. Однако с учетом приоритета на выходе элемента И вЂ” НЕ 12 по-прежнему действует I, в то время, как на выходе элемента И вЂ” НЕ устанавливается О. Следовательно на единичном входе триггера 7 памяти имеет место переход из

1 в О, а на нулевом входе продолжает действовать 1. Сохраняющийся на нулевом выходе триггера памяти 0 блокирует прохождение тактовых импульсов на нулевой вход триггера 2 сигналов.

В то же время тактовый импульс проходит на вход триггера 1 и переворачивает

его в единичное состояние. При этом на нулевом выходе триггера 1 формируется отрицательный (исполнительный) фронт синхронизированного сигнала Ат. Единичные состояния обоих триггеров сигналов приводят к появлению О на выходе элемента

ИЛИ 6 и формированию перехода из 1 в О на нулевом входе триггера 7, который устанавливается в нулевое состояние. По той же причине О появляется на выходе элемента И 10, следовательно, 1 — на выходе элемента И вЂ” НЕ 11 и на единичном входе триггера 7 памяти. Формирование сигнала

Вт протекает аналогично, после чего схема возвращается в исходное состояние.

Рассмотрим второй случай второго варианта. Сначала приходит сигнал В и переворачивает триггер 2 в единичное состояние, после чего к обоим входам элемента ИЛИ 6 оказывается приложенными О. Это приводит к установлению О на выходе элемента

ИЛИ 6 и выходе элемента И 9, т. е. переходу из 1 в О на нулевом входе триггера

7 памяти. В результате триггер 7 из единичного состояния опрокидывается в нулевое.С нулевого выхода триггера 7 памяти и единичного выхода триггера 2 сигналов на входы элемента И 4 поступают 1, разрешая прохождение тактовых импульсов на нулевой вход триггера 2. Так как оба триггера 1 и 2 находятся в единичном состоянии, на выходе элемента И 10 действует О, а значит элементы И 8 и 9 выполняют функции повторителей по входам, связанным с выходами элементов ИЛИ 5 и 6. Следователь734645 но, к единичному входу трипера 7 приложена 1, а к нулевому — О. До завершения формирования сигнала В приходит логический сигнал A. При этом, вследствие опрокидывания триггера 1 в нулевое состояние 1 с его нулевого выхода проходит на нулевой вход триггера 7 памяти (на втором входе элемента И 9 действует 1, так как ПВ =0). В то же время на выходе эле-. мента И 10 теперь устанавливается 1, а на выходе элемента И вЂ” НŠ— О. Следовательно, на единичном входе триггера 7 памяти происходит переход из 1 в О, что приводит к его опрокидыванию из нулевого состояния в единичное. Приложенный к одному из входов элемента И 4 с нулевого выхода триггера памяти О блокирует формирование сигнала Вт ., "àïðåùàÿ прохождение тактовых импульсов на вход триггера 2. Поэтому сначала формируется сигнал Ат (элемент

И 3 подготовлен к пропусканию тактовых импульсов), после чего завершается формирование сигнала Вт .

Третий вариант можно рассматривать как частный случай второго. Логические сигналы А и В одновременно поступают на входы устройства. Г1ри этом триггер 1 устанавливается в нулевое, а триггер 2 — в единичное состояние. На выходе элемента

И 10 действует 1. С учетом приоритета на выходе элемента И вЂ” НЕ 11 появляется О, а на выходе элемента И вЂ” HE 12 — 1. К нулевому входу триггера 7 памяти остается приложенной 1, а на единичном его входе происходит переход из 1 в О, что предопределяет единичное состояние триггера памяти независимо от его предшествующего состояния.

Третья комбинация, когда ПА=О, ПВ =О определяет бесприоритетный режим работы устройства, при этом схема предлагаемого устройства обращается в схему известного, так как наличие О на одном из входов элементов И вЂ” НЕ l l и 2 приводит к фиксации на их выходах 1 независимо от состояния go вторых входов. Следовательно, на одном из входов каждого из элементов И 8 и 9 действует 1, что превращает эти элементы в повторители.

Четвертая комбинация ПА = 1, ПВ = 1 не имеет смысла.

Применение предлагаемого изобретения позволяет устранить неопределенность в выоре совпадающих сигналов; расширить функциональные возможности за счет придания устройству новой функции — управ- щ ляемого приоритета при выборе накладывающихся логических сигналов.

При использовании устройства синхронизации в системах управления технологическими процессами и агрегатами наличие управляемого приоритета и однозначность в выборе совпадающих логических сигналов устранение неопределенности выборки повышают гибкость построения систем, реализующих заданный алгоритм. Аппаратная реализации устройством указанных функций уменьшает долю алгоритма, приходящуюся на другие блоки и устройства системы, приводя к ее упрощению. Кроме того, устранение неопределенности выборки совпадающих во времени сигналов позволяет повышать точность частотно-цифровь.х измерительных систем, используя при этом более простые алгоритмы.

Это приводит к сокращению объема проектно-конструкторских работ в среднем на

180 ч при разработке одного изделия, что соответствует экономии денежных средств

200 руб (Э = 200 руб).

Одновременно снижаются аппаратурные затраты на изготовление одного изделия, что дает ориентировочный экономический эффект в 120 руб (Э z = 120 руб) . В настоящее время в электротехнической, приборостроительной и других отраслях промышленности и народного хозяйства предлагаемое изобретение может быть реализовано примерно в 1000 системах. Следовательно, при условии использования предлагаемое устройства, экономический эффект может составить: (Э1+ Эд) 1000= 320 тыс. руб.

Формула изобретения

Устройство синхронизации, содержащее первый и второй триггеры сигналов, триггер памяти, первый и второй элементы И, первый и второй элементы ИЛИ, причем единичный вход первого триггера сигналов соединен с выходом первого элемента И, а нулевой вход первого триггера сигналов является первым входом устройства. единичный вход второго триггера сигналов является вторым входом устройства, а нулевой вход второго триггера сигналов подключен к выходу второго элемента И, первые входы первого и второго элементов И соединены с тактовым входом устройства, второй вход первого элемента И соединен с единичным выходом триггера памяти, третий вход первого элемента И подключен к нулевому выходу первого триггера сигналов, второй вход второго элемента И подключен к нулевому выходу триггера памяти, третий вход второго элемента И соединен с единичным выходом второго триггера сигналов, единичный выход первого триггера сигналов соединен с первым входом первого элемента

ИЛИ, нулевой выход первого триггера сигналов соединен с первым входом второго элемента ИЛИ и является первым выходом устройства, единичный выход второго триггера сигналов соединен со вторым входом первого элемента ИЛИ и является вторым выходом устройства, нулевой выход второго триггера сигналов соединен со вторым входом второго элемента ИЛИ, отличающееся

734645

10 тем, что, с целью расширения функциональных возможностей устройства за счет возможности изменения приоритета при выборе накладывающихся сигналов и устранения неопределенности в выборе совпадающих сигналов, в него введены третий, четвертый и пятый элементы И, первый и второй элементы И вЂ” НЕ, причем первый вход третьего элемента И соединен с нулевым выходом первого триггера сигналов, второй вход третьего элемента И соединен с единичным выходом второго триггера сигналов, выход третьего элемента И соединен с первыми входами первого и второго элементов И вЂ” НЕ вторые входы которых являются третьим и четвертым входами устройства соответственно, выход первого элемента И вЂ” НЕ соединен с первым входом четвертого элемента

И, второй вход которого подключен к выходу первого элемента ИЛИ, а выход четвертого элемента И соединен с единичным входом триггера памяти, выход второго элемента И вЂ” НЕ соединен с первым входом пятого элемента И, второй вход которого соединен с выходом второго элемента ИЛИ, выход пятого элемента И подключен к нулевому входу триггера памяти.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР № 508920, кл. G 06 F 9/00, 1974.

2. Авторское свидетельство СССР № 518771, кл. G 06 F 9/18, 1975.

3. Авторское свидетельство СССР № 374601, кл. G 06 F 9/00, 1973 (прототип).

734645

ПВ т/-7

Составитель А. Баранов

Техред К. Шуфрич Корректор В. Синицкая

Тираж 751 Подписное

Редактор 3. Шубенко

Заказ 2219/10

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП «Патент», г. Ужгород, ул. Проектная, 4