Устройство связи для вычислительной системы

Устройство связи для вычислительной системы

Иллюстрации

Показать все

Реферат

 

пв iэн н- iа.kí÷áñéc и

СнвлнвтбГ

ОПИ

ИЗОБРЕТЕН ИЯ

Со4оз Советскик

Социалистическик

Республик (iii734654 (61) Дополнительное к авт. свид-ву— (22) Заявлено 12.12.77 (21) 2557320/18-24 с присоединением заявки №вЂ” (23) Приоритет— (51) М. Кл.2

G 06 F 3/04

Гасударственный комитет (53) УДК681.14 (088.8) Опубликовано 15.05.80. Бюллетень № 18

Дата опубликования описания 25.05.80 по делам иаобретеиий и открытий (72) Авторы изобретения

Г. П. Лопато, В. В. Грек, В. Н. Заблоцкий, М. П. Орлова и В. Я. Пыхтин (71) Заявитель (54) УСТРОЙСТВО СВЯЗИ ДЛЯ ВЪ|ЧИСЛИТЕЛЬНОЙ

СИСТЕМЫ

Изобретение относится к вычислительной технике и может быть использовано при проектировании ЭВМ и мультипроцессорных вычислительных систем.

Известно устройство связи шин, содержащее набор пассивных шин, соединенных двусторонними связями с модулями вычислительной системы, блоки управления шинами и блок связи (1).

Недостаток этого устройства — монополизация объединенных шин на период передачи сообщения между парой модулей.

Наиболее близким по технической сущности к предлагаемому изобретению является устройство связи, содержащее набор пассивных шин данных, адреса управления, соединенных двусторонними связями с модулями вычислительной системы, при этом передачи информации между модулями выполняются в режиме разделения времени (2).

Недостатком этого устройства является то, что для всех потоков информации имеетея только один путь, временные задержки в таком устройстве больше, чем в устройствах с.многоканальными путями. Это приводит к недопустимо большому времени ожидания при обмене пакетами данных по мере расширения вычислительной системы и возрастании нагрузки.

Цель изобретения — повышение быстродействия устройства и сохранение регулярности структуры при расширении вычислительной системы.

Эта цель достигается тем, что устройство, содержащее группу адаптеров, первые входы-выходы которых являются первыми входами-выходами устройства, а вторые входы-выходы адаптеров являются вторыми

10 входами-выходами устройства, в него введены группа блоков памяти, и блок синхронизации, первый выход которого соединен с первыми входами адаптеров группы и первыми управляющими входами блоков памяти группы, второй выход блока синхронизации соединен со вторыми управляющими входами блоков памяти группы, выход каждого предыдущего блока памяти группы соединен с информационным входом каждого последующего блока памяти группы и вторым

20 входом соответствующего адаптера группы, первый сигнальный вход каждого блока памяти группы подключен к первому выходу со ответствующего адаптера группы, второй сиг нальный вход каждого блока памяти группы

734654 в исходное состояние устройства, его пуска и синхронизации. Блок 1 синхронизации вырабатывает две серии синхронизирующих сигналов: серию А и серию В. Серия А, подаваемая на второй управляющий выход блока 1, поступает на вторые управляющие входы блоков 2 — 2n памяти и управляющие входы адаптеров магистрали. Серия В, подаваемая на первый управляющий выход блока 1 поступает на первые управляющие

S0 входы блоков 2 > — 2> памяти. Периоды повторения сигналов обоих серий одинаковы и равны «т», но серия В сдвинута относительно серии А на величину — 2 1 (, где 1)— такт работы адаптера 3 магистрали. 55

Блок 2 памяти предназначен для временного хранения и динамического перемещения информации по магистрали. В его состав (фиг. 2) входят приемный регистр 6, элеподключен ко второму выходу соответствующего адаптера группы, при этом адаптер содержит блок управления, буферный регистр и блок сравнения,. причем вход блока управления является первым входом адаптера, первый выход блока управления является вторым выходом адаптера, первые вход-выход блока управления являются первыми входом-выходом адаптера, вторые вход-выход блока управления соединены с входомвыходом блока сравнения, второй выход блока управления подключен к первому входу буферного регистра, второй вход которого соединен со входом блока сравнения и является вторым входом адаптера, выход буферного регистра является первым выходом адаптера, а вход-выход буферного регистра являются вторыми входом-выходом адаптера, причем блок памяти содержит приемный, передающий регистры и элемент

ИЛИ, первый вход приемного регистра является первым управляющим, а второй вход приемного регистра — информационным входом блока памяти, выход приемного регистра подключен к первому входу элемента

ИЛИ, второй вход которого является первым сигнальным входом блока памяти, выход элемента ИЛИ подключен к первому входу передающего регистра, второй вход которого является вторым сигнальным, а третий вход — вторым управляющим входом блока памяти, выход передающего регистра является выходом блока памяти.

На фиг. 1 показана блок-схема устройства связи для вычислительной системы; на фиг. 2 — схема блока памяти и адаптера магистрали.

В состав устройства входят блок 1 синхронизации, блоки 2 — 2„памяти, адаптеры 3>—

3m магистрали, модули 4 — 4m вычислительной системы, а также набор пассивных шин

5i — 5n, причем и может быть не равно m.

Блок 1 синхронизации (фиг. 1), содержащий генератор тактьзых импульсов, узел сброса и панель управления (на фиг. 1 не показано), предназначен для приведения

З0

З5

40 мент 7 ИЛИ и передающий регистр 8. Приемный регистр 6 через элемент 7 ИЛИ соединен с информационным входом передающего регистра 8.

Адаптер магистрали 3 предназначен для распознавания и временного хранения адресованного ему слова информации, стирания полученной информации, приема (передачи) информации из (Ь) блока памяти 2 и передачи (приема) ее в (из) модуль 4 вычислительной системы. Адаптер 3 магистрали содержит блок 9 управления, блок 10 сравнения и буферный регистр 11.

Блок 9 управления содержит узел состояний (запись) чтение, занято (свободно) и узел синхронизации, который по каждому сигналу серии А вырабатывает два сигнала с периодом повторения 0.

Блок 10 сравнения содержит компаратор, узел анализа .и предназначен для распознавания собственного адреса и анализа хранящегося в передающем регистре 8 слова информации на «Занято, свободно». Компаратор включает регистр адреса и узел вентилей. Он предназначен для сравнения адреса, хранящегося в передающем регистре 8, с собственным адресом модуля 4 вычислительной системы, хранящегося в регистре адреса.

Буферный регистр 11 содержит регистр на триггерах, узлы сдвига, занесения и выдачи информации. Он служит для приема (выдачи) информации из (в) магистрали и передачи (приема) ее в (из) модуль 4 вычислительной системы.

Выходы блока 9 управления подключены соответственно к управляющим входам передающего. регистра 8, блока 10 сравнения, буферного регистра 11, модуля 4 вычислительной системы. Входы блока 9 управления связаны с управляющим выходом модуля 4 вычислительной системы, вторым управляющим выходом блока 1 синхронизации и выходом блока 10 анализа, информационный вход кототорого подключен ко входу буферного регистра 11, который также соединен двусторонними связями с блоком

2 памяти и модулем 4 вычислительной системы.

В качестве модулей 4 могут использоваться центральные процессоры, процессоры ввода (вывода), блоки оперативной памяти, каналы и т. п.

Устройство работает следующим образом.

В вычислительной системе обрабатывается несколько программ одновременно, а также программ, записанных параллельно-последовательным алгоритмом, причем параллельные и независимые друг от друга ветви программ обрабатываются одновременно.

Каждый центральный процессор выполняет те супервизорные функции, которые неразрывно связаны с решаемой им задачей или необходимы для новой задачи в случае, когда текущая прервана или полностью завершена. Для связи процессоров исполь734654

5 зуется принцип «Почтового ящика», onðåäåленные ячейки памяти используются в качестве специального временного хранилища команд для обмена между любыми процессорами. В процессе взаимодействия модули обмениваются между собой словами информации. Формат слова следующий: признак

«занято» (свободно) слова, адрес получателя, адрес отправителя, )зежим (запись-чтение), данные.

При первоначальном сбросе устройства все регистры и управляющие элементы приходят в исходное состояние, узлы состояний блоков управления 9 устанавливаются в состояние «Свободно» и «Читать». По пуску устройства генератор тактовых импульсов блока 1 начинает вырабатывать обе серии А и В сигналов, при этом в магистрали начинают циркулировать свободные слова. Каждый сигнал серии В пересылает содержимое передающих регистров 8 предыдущих блоков памяти 2 в. приемные регистры 6 последующих блоков памяти 2.

Каждым сигналом серии А содержимое приемных регистров 6 одновременно пересылается в передающие регистры 8, а также каждый блок управления 9 по сигналу серии А через некоторую задержку вырабатывает сигналы 1) и 1) . Если модуль находится в состоянии приема информации из магистрали режим «Читать», то по сигналу и состоянию «Свободно» производится опрос компаратора блока сравнения 10, при этом проверяется совпадает ли адрес отправителя с собственным адресом модуля 4.

Если компаратор вырабатывает сигнал

«Не равно», то состояние адаптера магистрали 3 не изменяется, блок 9 управления выполняет холостой цикл. Содержимое передающего регистра 8 сдвигается вправо сигналом серии «В».

Если компаратор вырабатывает сигнал

«Равно», то блок 9 управления сбрасывает компаратор, заносит содержимое передающего регистра 8, буферный регистр 11 осуществляет перевод адаптера магистрали 4 в состояние «Занято» и «Запись», а также посылает запрос на передачу информации в модуль 4 вычислительной системы. По приему запроса из адаптера магистрали 3 модуль 4 производит перепись содержимого буферного регистра 11 (разряды режима и данных).

Прн поступлении сигнала «Запрос» из модуля 4 на передачу информации в магистраль сигналом 1)q по состояниям «Занято» и «Запись» производится парафазный прием информации (режим и данные) из модуля 4, старый адрес отправителя сдвигается в разряды адреса получателя, новый адрес отправителя заносится из регистра адреса. Адаптер магистрали 3 переходит в состояние «Свободно», с целью поиска свободного пакета.

Формула изобретения

Устройство связи для вычислительной системы, содержащее группу адаптеров, первые входы-выходы которых являются первыми входами-выходами устройства, а вторые входы-выходы адаптеров являются вторыми входами-выходами устройства, отличаюи ееся тем, что, с целью повышения быстродействия, в него введены группа блоков памяти, и блок синхронизации, первый выход которого соединен с первыми входами адаптеров группы и первыми управляющими входами блоков памяти группы, второй выход блока синхронизации соединен со вторыми управляющими входами блоков памяти группы, выход каждого предыдущего

По состоянию адаптера магистрали 3

«Свободно» и «Запись» блок 9 управления сигналом 01 опрашивает узел анализа блока 10 сравнения для определения состояния принятого в передающий регистра 8 слова.

Если слово занято, то блок 9 управления выполняет холостой цикл. Если слово свободно, то содержимое буферного регистра 11 передается через элемент 7 ИЛИ в передающий регистр 8, сбрасывается буферный регистр 11 и адаптер магистрали 3 переходит в состояние «Свободно» и «Чтение».

Описанная дисциплина заполнения и освобождения магистрали приемлема в том случае, когда средняя скорость удовлетворения запросов блоками оперативной памяти меньше, либо равна средней скорости ге1$ нерации запросов процессоров. В противном случае, дисциплина заполнения должна быть сложнее с тем, чтобы не произошло полной монополизации магистрали какимлибо модулем или не возникла тупиковая ситуация. Например, могут быть выделены супервизорные свободные слова, доступные только блоку 1 управления магистралью, с помощью которых он переназначает приоритеты модулей.

Предлагаемое устройство позволяет обеси печить многократное (в 5 — 10 раз) увеличение производительности системы за счет подключения дополнительных модулей через блоки динамической памяти и адаптеры магистрали, при этом само устройство связи не снижает производительности системы, 30 что обеспечивается динамическои циркуляцией информации и множественным доступо м модулей к ма г истр ал и.

Оценка пропускной способности предлагаемого устройства по сравнению с прототипом, при условии одинаковой тактовой частоты и четырех обслуживаемых модулях: центрального процессора, двух модулей оперативной памяти и канала при параллельном выполнении счета и обменов в канале дает ускорение в 3 раза в предлагаемом устройстве по сравнению с прототипом.

734654 блока памяти группы соединен с информационным входом каждого последующего блока памяти группы и вторым входом соответствующего адаптера группы, первый сигнальный вход каждого блока памяти группы подключен к первому выходу соответствующего адаптера группы, второй сигнальный вход каждого блока памяти группы подключен ко второму выходу соответствующего адаптера группы, при этом адаптер содержит блок управления, буферный регистр и блок сравнения, причем вход блока управления является первым входом адаптера, первый выход блока управления является вторым выходом адаптера, первые вход-выход блока управления являются первыми входом-выходом адаптера, вторые зходвыход блока управления соединены с входом-выходом блока сравнения, второй выход блока управления подключен к первому входу буферного регистра, второй вход которого соединен со входом блока сравнения и является вторым входом адаптера, выход буферного регистра является первым выходом адаптера, а вход-выход буферчого регистра являются вторыми входом-выходом адаптера, причем блок памяти содержит приемный, передающий регистры и элемент

ИЛИ первый вход приемного регистра является первым управляющим, а второй вход

5 приемного регистра — информационным входом блока памяти, выхсд ".;-,ê,".ìíoãî регистра подключен к первому входу элемента

ИЛИ, второй вход которого является первым сигнальным входом блока памяти, выход элемента ИЛИ подключен к первому входу передающего регистра, второй вход которого является вторым сигнальным, а третий вход — вторым управляющим входом блока памяти, выход передающего регистра является выходом блока памяти.

15 Источники информации, принятые во внимание при экспертизе

1. Патент США ¹ 3947818, кл. 340 — 147, 1976.

2. Иванов В. В. Структура ввода-вывода

@ и организация интерфейса в мини- и микроЗВМ. Киев, 1974 (прототип) .

734654

Составитель A. Варанов

Редактор Н. Горват Техред К. Шуфрни Корректор В. Синицкая

Заказ 2219/1О Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открнтий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППГ! «Патент» г. Ужгород, ул. Проектная, 4