Адаптивное вычислительное устройство

Адаптивное вычислительное устройство

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистичесиих

Республик („ 734679 (6l ) Дополнительное к авт. свид-ay— (22) ЗаЯвлено 03,05.77 (21) 2483627/18-24 с присоединениеи заявки,%— (23) Приоритет

Опубликовано 15 05. 80. Бктллетень,% 18

Дата опубликования описания 16.05.80

Ci 06 Р 7/38

ГваудэратаенныИ камнтат (53У д 681.14 (088.8) но делам нзабратеннй н аткрытнй (72) Автор изобретения

В. А. Богатырев

Особое конструкторское бюро технической кибернетики

Ленинградского ордена Ленина политехнического института им. М. И. Калттнина (7l) Заявитель (54) АДАПТИВНОЕ ВЫЧИСЛИТЕЛЬНОЕ УСТРОЙСТВО

Изобретение относится к автоматике и вычислительной технике.

Известно адаптивное вычислительное устройство, содержащее многофункциональные блоки, дешифраторьт, схемы совпадения и логические элементы (1) .

Однако это устройство не всегда обеспечивает требуемый уровень надежности, Наиболее близким техническим решением к предлагаемому устройству является адаптивное вычислительное устройство, содержащее многофункциональные блоки с кодовой настройкой функций, регистры сдвига, элементы неравнозначности, элементы И и ИЛИ (2).

Однако это устройство не всегда удсьвлетворяет предъявляемым к нему требованиям производительности вследствие значительных затрат времени на настройку и перенастройку устройства после обнаружения отказа, так как перенастройка в нем организуется методом последовательного поиска настройки, обеспечивающей работоспособность устройства. В из2 вестном устройстве отсутствует выдача правильного результата вычислений при наличии отказа, из-за чего требуется повторение вычислений после перенастройки.

Цель изобретения - повышение произА водительности устройства, Поставленная цель достигается тем, что устройство содержит восстанавливаютии орган, блок памяти, т, блоков приоритета, причем выход j -го многофункционального блока связан с $ -ым входом коммутатора, 4-ый выход первой группы выходов каждого i -го блока приоритета связан с первым входом (("к }-ого эле мечта И и с (тт + 4k )-ым входом коммутатора, где 1, 2, ... тт, т = 1, 2,. ... g, k= i,1+),...й,i-ый выход коммутатора соединен с i -ым входом восстанавливающего органа и с первым входом (-го элемента неравнозначности, выход которого подключен ко второму входу (З К )-го элемента И, выходы (т (с )-ьтх эле ментов И при Ь=соттМ объединены и подключены K (т =k )-ому входу блока памя3 734 ти, (и+ )-ый вход которого связан с соответствующим выходом первого регистра сдвига, вход которого соединен с шиной тактовых импульсов, связанной со входом второго регистра сдвига, выход которого соединен с первыми входами И элементов И, связанных выходами с первыми входами многофункциональных блоков, второй вход j-го элемента И этой группы, подключен к выходу f -го элемента 10

ИЛИ, входы которого подключены к (1 = $ )-ым выходам первой группы выходов каждого блока приоритета, вторые входы 1-ro элемента неравнозначности и вторые входы -го многофункциональ- <5 ного блока соединены с выходом восстанавливающего органа, И выходов блока памяти соединены с И входами первого блока приоритета, k -ый вход т -го блока приоритета подключен к k -ому, выхо- 20 до второй группы выходов (т -1)-го блока приоритета { К=т, 1+1,, n)

В предлагаемом устройстве коммутатор содержит матрицу элементов И (1

k) (=1, 2, 3 ..., e; 1=1;i <,...,n), при-" -ый вход коммутатора (5 "1

И ) связан с первыми входами (1, k)-ых элементов И при К= 1 второй вход (1, k )-го элемента И соединен с (И +

+ 4 k)-ым входом коммутатора, а выходы

30 (1 k )-ых элементов И для каждого значения т объединены и связаны с .1-ым выходом коммутатора. Блок памяти предлагаемого устройства содержит матрицу изб И ячеек, каждая из которых содержит З5 два элемента И и триггер, причем входы первого элемента И подключены к координатным шинам выборки строки и столбца, а выход — к входу триггера, выход кото-, рого подключен к первому входу второго

40 элемента И, подсоединенному вторым вхо-дом к шине выборки строки, а выходом к

: :-ому выходу блока памяти, объединяющему выходы ячеек j го столбца, Блок приоритета содержит (И -1 ) элементов

И, (й -1-1) элементов ИЛИ, (t1 - i) логичес» ких узлов, состоящих из инвертора, первого элемента И и второго элемента И, а также дополнительный инвертор, причем

k-ый вход 1-го блока приоритета

%=1,Ì, - подсоединен к входу инвертора ого логического узла, выход котороро связан с первым входом первого элемента И этого логического узла, второй вход 55 которого подсоединен к выходу первого элемента И (Q -1) -го логического узла, а для первого логического узла - к вы679 4 ходу дополнительного инвертора и к первому входу второго элемента И соответствующего логического узла, второй вход второго элемента И подсоединен к 1с-ой входной шине, а выход является k -ым выходом первой группы выходов блока приоритета и подсоединен к первому входу (k + 3 )-ro элемента ИЛИ, второй вход

%,-oro элемента ИЛИ связан с выходом (к — 1 )-го элемента ИЛИ и с первым входом k-oro элемента И, второй вход которого соединен с k-ой входной шиной блока приоритета, а выход является к-ым выходом второй группы выходов блока приоритета, второй вход первого элемента

ИЛИ подключен к младшему входу блока приоритета, одновременно являющимся младшим выходом первой группы выходов блока приоритета.

На фиг. 1 представлена блок-схема предложенного адаптивного вычислительного устройства, на фиг, 2 — схема коммутатора; на фиг. 3 — ячейка блока памяти; на фиг. 4 — схема блока приоритета.

Предложенное устройство содержит многофункциональные блоки 1, элементы 2 неравнозначности, восстанавливающий орган 3, блок 4 памяти, регистры 5, 6 сдвига, блоки 7 приоритета, коммутатор 8, элементы ИЛИ 9, элементы И 10, 11.

Восстанавливающий орган 3 имеет нечетное число входов, причем если это число 6, то в устройстве имеется элементов 2 неравнозначности, 6 блоков 7 приоритета, 3 элементов 1 1 1 ф, (1 =, 1, 2, ..., (,М1,1+1,...И ). Если в устройстве содержится и функциональных блоков, то размерность матрицы памяти 4 будет И т, в устройстве содержится П элементов

ИЛИ 9 и И 10. Регистр 5 содержит И разрядов, а регистр 6 — И групп разрядов по о р5 разрядов в каждой„причем сдвиг в нем осуществляется на ggpgzpt

paapspos сразу. Выходы 8<, Э,..., Э матрицы памяти 4 подключены к входам первого блока приоритета 7. Входы q -го блока приоритета 7 подключены к выходам 8, 8„.+1,." 8„1 "1 -го блока приоритета 7. Выходы Ъ1k блоков приоритета подключены к входам коммутатора 8,связывающему выходы многофункциональных блоков 1 с входами И,+.-,tA<,восстанавливающего органа 3. Входы восстанавливаю щего органа 3М„, Ь ...,hA связаны также с входами элементов неравнозначности 2, другие входы которых соединены с выхо5 734 дом вск-стйнавпиваюшего органе 3 связан» ным с входами многофункциональных блоков 1. Выходы эпементов неравнозначности 2 подсоединены к втор-ам входам соответствуюших элементов И 11, связываюшим выходы блоков приоритета 7 с соответствуюшими входами матрицы памяти 4 (» С},,q, при этом к входу матрицы памяти С}, подключены выходы элементов И 114k при k--f, Вход тактовых 0 импульсов 12 подключен к регистрам сдвига 5, 6. Выходы p„, p< ...p„...р регистра 5 подсоединены к матрице йамяти 4.

Выходы последней группы разрядов F регистра сдвига 6 через эпементы И 10, связанных посредством элементов ИЛИ

9 с выходами 1311 блоков приоритета 7j, подключены к входам кодовой настройки многофункциональных блоков 1. При этом входы эпемента ИЛИ 9j подключены к выходам элементов И 11 Ь при k=j, Коммутатор 8 содержит матрицу эпементов И 13 К, причем вход Д 4 . коммутатора 8 связан с первыми входами эпементов И 13Й при М) Вторые входы элементов И 131k соединены с соответствуюшими t)i k входами коммутатора 8.

Выходы 1М -ых эпементов И 13 дпя каждого значения 1 объединены и связаны с выходом М коммутатора 8. Ячей- ЗО ка памяти 4 д . содержит .триггер 14 и зпементы И 15, 16. Причем входы элемента И 15 подключены к координатным шинам выборки строки Р г и столбца с 1, а выход — к входу триггера 14, выход которого подключен к первому входу второго элемента И 16 подсоединенному вторым входом к шине выборки строки р® а выходом - к выходу блока 4 памяти д j объединяюшему выходы ячеек -го

40 столбца. Блок приоритета- 11 содержит (N — ) элементов И 17 (И-1-1) элементов ИЛИ 18,(И-R) логических узлов, состояших из инвертора 19, элемента И 20, 45

21, а также допопнитепьный инвертор 19.

Причем вход ОМ (М=(,1+1,"., и) подсоединен к входу инвертора 19 к выход которого связан с первым входом элемента И

20%. второй вход которого подсоединен

50 к выходу элемента И 20k-4 и к первому входу элемента И 21k,второй вход эпемента И 213 связан с входом дЫ -го бпока 7 приоритета, а выход является выходом M1 k бпока 7 приоритета и подсо55 единен к первому входу элемента ИЛИ

184 3. Второй вход элемента ИЛИ 18к связан с выходом элемента ИЛИ 18М-3 и с первым входом элемента И 17 вто679 6 рой вход которого соединен с входной шиной ЗМ> а выход — с выходной шиной

З,И+4 Второй вход первого элемента

ИЛИ 18 +2 подключен к входу 31s блока приоритета 7, связанного с его выходом 0Й.

Работа устройства заключается в спедуюше м.

В регистр сдвига 6 заносятся коды настроек на функции 1„,1 ..., fz составпяюших функцию = 4, % q,..., I j возпоженную на устройство. В регистр 5 сдвига заносится одна единица. В ячейку 4 у бпока 4 памяти заносится информация о способности 3 -го многофункционального блока 1 выполнить функцию 9 Я, при этом

4 л1, еспи блок 1) способен реапизовать функцию, в противном случае

4Я=О. Последовательность выполнения функций задается посредством регистров

5, 6 сдвига, причем переход к выполнению спедуюшей по порядку функции организуется путем сдвига един шы в регистре 5 и кодов настройки и регистре 6. На выход блока и памяти 4 поступает содержимое строки, соответствуюшей месту нахождения единицы в. регистре 5 сдвига, на выходах Ь Ь,..., Ь„, первого блока 7 приоритета выдается первая из этой строки единица, на выходах t),b,... Ь вто рого блока 7 приоритета вьщепяется вторая единица, и т.д. Посредством коммутатора 8 выход многофункционального блока

1, соответствующей первой единице на выходах блока памяти 4, подключается к к первому входу восстанавпиваюшего органа 3, выход миогофункционапьного бпока

1, соответствуюшего второй единице, подкпючается ко второму входу восстанавпиваюшего органа 3, и т.д, Одновременно, посредством элементов И 10,, осуществляется подача кода настройки с выхода t- поспедней группы разрядов регистр 6 сдвига на входы настройки и многофункциональных бпоков 1, определяемых единицами на выходах схем приоритета 7$kj На выходе восстанавпиваюшего органа 3 образуется результат вычисления, определяемый бопьши ством по резупьтетам вычиспений в многофункциональных бпоках 1, соответствуюших единицам на выходах бпоKQB 7 приоритета. Результат с выхода восстанавциваюшего органа 3 подается на входы многофункциональных блоков, дпя дальнейшего вычисления функции, На элементах неравнозначности 2 производится выделение входа восстанавпиваюшего органа 3, код на

7 7346 котором не совпадает с кодом не выходе восстанавливающего органа 3, Единица с выхода возбужденного элемента неравнознечности 2 открывает элементы И 11, связывающие выходы соответствующего блока приоритета 7 с входами С(„С, Ч,„ блока памяти 4. Таким образом, реализуется возбуждение входа с ) матрицы памяти 4, соответствующего многофункциональному блоку 1, результат вычисле- iî ния, на котором не совпадает с результатом вычисления на остальных выбранных блоках 1, при этом происходит обнуление

1 ячейки 4$ > расположенной на пересечении координатных входов р - и с,где Р - 15 выход разряда регистра 5 сдвига, содержащего единицу. Многофункциональный блок l ) считается потерявшим способность выполнения функции 1 -, при следующем вычислении функции $ для ее вы- >0 полнения будут выделены 8 многофункциональных блоков 1, соответствующих единицам В T-ой строке матрицы памяти 4.

Благодаря такой организации вычислительного устройства, если считетьу что одновременно не может отказать 3 K (2 ( выбранных многофункциональных блоков

1, на выходе устройства будет содержать.— ся правильный результат, определяемый по большинству — вследствие этого повышается производительность вычислительного устройства, так как отпадает необходимость в повторении вычислительного процесса после реконфигурации. Производительность предложенного устройства также повышается вследствие введения в устройство матрицы 4 памяти, динамически отображающей функциональные ресурсы всех- многофункциональных блоков 1, 40 благодаря чему удается организовать детерминированное выделение (многофункциональных блоков 1, способных выполнить требуемую функцию, без осуществле-. ния поиске переборного характера, связан45 ного со значительными временными затратами., 50

Формула изобре тен ия

1. Адаптивное вычислительное устройство, содержащее многофункциональные блоки с кодовой настройкой функций, регистры сдвига, элементы неравнозначностиу элементы И и ИЛИ, о т л и ч а ю— щ е е с я тем, что, с целью повышения его производительности, оно содержит вос79 8 станавливающий орган, блок памяти, E блоков приоритета, причем выход q -го многофу нкц ионе ль ного блоке связа н с

Д -ым входом коммутатора, k-ый выход первой группы выход каждого j -го блока приоритете связан с первым входом (i 4 )-го элемента И и с Ь+ 1М -ым входом коммутатора, где j -1, 2„

1> 2у àээу, k= I>1 1>, и 1 ый ВыхОд коммутатора соединен с -ым входом восстанавливающего органа и с первым входом i-го элемента неревнозначности, выход которого подключен ко второму входу (1k) -го элемента И, выходы (a%) -ых элементов И при К=сс в объединены и подключены к (1=И-ому входу блока памяти, (ill+4 ) -ый вход которого связан с соответствующим выходом первого регистра сдвига, Вход которого соединен с шиной тактовых импульсов, свчзанной со входом ВТорого регистра сдвига, выход которого соединен с первыми входами П элементов

И, связанных выходами с первыми входами многофункциональных блоков, второй вход

4 -го элемента И этой группы подключен к выходу j -го элемента ИЛИ, входы которого подключены к (Ь,= ) ) -ым выходам первой группы выходов каждого блоке приоритета, вторые входы -го элемента неравнозначности и вторые входы f-го многофункционального блока соединены с выходом восстанавливающего органа, И выходов блока памяти соединены с д входами первого блока приоритета, 1(-ъй вход

1 -го блока приоритета подключен к k-ому

Выходу второй группы выходов (1-1) -го блока приоритете.

2, Адаптивное вычислительное устройство по и. 1, о т л и ч а ю щ е е с я тем, что в нем коммутатор содержит мат:рицу элементов И((,1 )(1 = 3,1,." 8, К=1,I +<, р1, причем ) -ый. вход коммутаторе ($ = 4,2..

° И ) связан с первыми входами (1,k)-ых элементов И при 4=3 второй вход (1, k)-ro элемента И соединен с(н+" М-ым входом коммутатора, а выходы (1,Ж) -ых элементов Vi для каждого значения а объединены и связаны с 1 -ым выходом коммутатора.

3. Адаптивное вычислительное устройство по и. 1, о т л и ч а ю щ е e c H тем, что в нем блок памяти содержит матрицу из h» И ячеек, каждая из которых содержит два элемента И и триггер, причем входы первого элемента И подклк чены к координатным шинам выборки строки и столбца, а выход — к входу триггера., выход которого подключен к первому axI9 734679 10 ду второго элементе И, подсоединенному узла, второй вход второго элемента И вторым входом к шине выборки строки, подсоединен к g-ой входной шине, а выа выходом к -ому выходу блоке на- ход является к-ым выходом первой групмяти, объединяющему выходы ячеек ) -го пы выходов блоке приоритета и подсоестолбца. динен к первому входу (+1)-го элемен-

4 А . Адаптивное вычислительное устрой- та ИЛИ, второй вход 1 -го элемента ство по и. 1„о т л и ч а ю m е е с я ИЛИ связан с выходом (к-< )-ro элементем, что в нем блок приоритета содержит та ИЛИ и с первым входом -ого эле(t1-1) элементов И, (и — i — 4 ) элементов мента И, второй вход которого соединен

ИЛИ, (И вЂ” ) логических узлов, состоя- 0 с Ъ,-ой входной шиной блока приоритета, и ших из инвестора, первого элемента И и а выход является k-ым выходом второй второго элемента И, а также дополнитель- группы выходов блока приоритета, второй ный инвертор, причем k-ый вход i -го вход первого элемента ИЛИ подключен к блока приоритета (=1, i+4,. p) подсоеди- младшему входу блока приоритета, однонен к входу инвертора k -го логического 5 временно являющимся младшим выходом узла, выход которого связан с первым первой группы выходов блока приоритета. входом первого элемента И этого логичес- Источники информации

S кого узла, второй вход которого подсоеди- принятые во внимание при экспертизе нен к выходу первого элемента И (k-1)-го 1. Авторское свидетельство СССР логического узла, а для первого логичес- 20 % 479115, кл. 6 06 F 15/18, 1973. кого узла — к выходу дополнительного ин- 2. Авторское свидетельство СССР вертора, и к первому входу второго эле- % 529456, кл. G 06 F 7/38, 1974 мента И соответствующего логического (прототип) .

734679

Д с+ i ® пг д

ЦНИИПИ Заказ 2222/1 1 Тираж 7 5 1 Подписное

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4