Устройство для вычитания

Устройство для вычитания

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву

2 (22) Заявлено010378 (21) 2586372/18 — 24 (()+ с присоединением заявки ¹ (23) Приоритет

G 06 F 7/385

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 250580. Бюллетень ¹ 19

Дата опубликованияописакия 250580 (53) УДИ 68 1, 32 5, 5 (088,8) (72) Автор изобретения

В. Л. Бараков

Ордена Ленина институт кибернетики

AH Украинской CCP (71) Заявитель (5 4) УСТРОЙСТВО ДЛЯ ВЫЧИТАНИЯ

Изобретение относится к вычислительной технике и предназначено для вычитания двух чисел.

Известны устройства для вычитания, содержащие дна регистра (уменьшаемого и нычитаемого) и одноразрядный вычитатель (1) .

Недостаток таких устройств сложность реализации вычитателя.

Известны более простые устройства для вычитания, в которых отсутствует вычитатель, а функцию вычитания выполняют однбразрядный сумматор на три входа и два триггера (2).

Недостаток этих устройств — от - носительная сложность схемы сумматора на три входа.

Наиболее близким к предлагаемому является устройство для вычитания, содержащее два регистра и два триггера, первый иэ которых соединен нулевым в%одом с шиной сброса, единичным входом с ныходом первого элемента задержки, единичным выходом с первым входом первого элемента И, соединенного вторым входом с выходом первого регистра, соединенного входом с выходом первого элемента И, причем нулевой выход первого триггера соединен с первым входом второго элемента И, соединенного вторым входом с выходом первого регист5 ра и выходом — c входом первого элемента задержки и единичным входом второго триггера, соединенного нулевым нходом с выходом нторого элемента задержки,соединенного входом с выходом первого элемента ИЛИ,соединенного перным входом с шиной сброоа и вторым входам — с выходом второго регистра, входом иннертора и первым входом третьего элемента И, соединенного вторым входом с нулевым выходом второго триггера, соединеного единичным выходом с первым входом четвертого элемента И, соединенного вторым входом с выходом инвертора и выходом — с первым нходом второго

2Ч элемента ИЛИ, соединенного вторым входом с выходом третьего элемента И и выходом — со входом второго регистра (3) .

Недостатком такого устройства является его относительно невысокое быстродействие вследствие задержки на один цикл каждой единицы вычитаемого во втором триггере. Наличие

736098 второго триггера в составе устройст на также приводит к его усложнению.

Цель изобретения — повышение бы стродействия и упрощение устройства.

Поставленная цель достигается тем, что в устройстве для вычитания, содержащем дна регистра, триггер, элементы И, ИЛИ и НЕ, причем вход .первого регистра подключен к выходу первого элемента И, первый вход которого соединен с первым входом второго элемента И и выходом первого регистра, вторые входы первого и второго элементов И подключены к единичному и нулевому выходам триггера соответственно, выход второго элемента И через первый элемент задержки подключен к единичному нходу триггера, входы первого элемента ИЛИ подключены к выходам третьего и четвертого элементов И, а выход — ко входу второго регистра, выход которого подключен к первым входам третьего элемента И и второго элемента ИЛИ и входу элемента НЕ, выход которого подключен к первому нходу четвертого элемента И, второй вход второгс элемента ИЛИ подключен к шине сброса, а выход — ко входу второго элемента задержки, выход второго элемента задержки подключен к нулевому входу триггера, нулевой и единичный выходы которого подключены ко вторым входам третьего и четвертого элементов И соот нет ст вени о.

На чертеже представлена функцио— нальная схема предлагаемого устройства.

Устрой ст но для вычит ания содержит два регистра. 1 и 2, триггер 3, четыре днухвходных элемента И 4-7, два двухнходных элемента ИЛИ 8 и 9, элемент

НЕ 10, дна элемента 11 и 12 задержки, шину 13 сброса.

Триггер 3 соединен единичным выходом с входом элемента И 4 и входом элемента И 7, нулевым выходом — с входом элемента И 5 и входом элемента

И б, единичным входом — с выходом элемента 11 задержки, нулевым входом— с выходом элемент а з адержки 1 2 .

Регистр 1 подключен входом к выходу элемента И 4, выходом — к другим входам элементов И 4 и 5. Выход регистра 2 подключен к входам элементов И 6, ИЛИ 9 и к входу элемента НЕ .10, соединенного выходом с входом элемента И 7. Выходы элементов И 6 "и 7 подключены ко входам элемента ИЛИ 8, соединенного выходом со входом регистра 2.

Выход элемента И 5 подключен к ,входу элемента 11 задержки. Вход элемент а 12 з адержки подключен к выходу элемента ИЛИ 9, соединенного другим входом с шиной 13 сброса, Устройство для вычитания работает следующим образом.

В исходном состоянии триггер 3 . устанавливается в нулевое состояние сигналом, поступающим по шике 13 сброса.

В регистр 1 по синхронизирующим

5 импульсам тактовой частоты последовательно, начиная с младших разрядон, записывается двоичный код в ычит аемого, В регистр 2 двоичный код уменьшаемого заносится по синхронизирующим импульсам, задержанным на полпериода относительно синхронизирующих импульсов регистра 1.

На шину 13 сброса поступает серия временных сигналов, совпадающая по времени с моментами считывания, с выхода регистра 2 последнего п-го разряда.

Двоичные коды вычитаемого считы— ваются с выхода регистра 1 последовательно„начиная с младшего разряда.

20 Так как н исходном состоянии триггер

3 находится в нулевом состоянии, То элемент И б открыт его нулевым выходом, а элемент И 7 закрыт его единичным выходом. С выхода регистра

2 считывается последовательно, начиная с младшего разряда, двоичный код умен ьшаемо го, который через эле— мент И б, открытый нулевым выходом триггера 3, и элемент ИЛИ 8 поступает на вход регистра 2.

Таким образом, младшие разряды уменьшаемого переписываются без из— менения с выхода регистра 1 на его вход до тех пор, пока триггер 3 не перейдет в единичное состояние.

Триггер 3 устананливается в единичное состояние первой младшей единицей двоичного кода вычитаемого, которая с выхода регистра 1 через элемент И 5, открытый нулевым вы"0 ходом триггера 3, поступает на единичный вход триггера 3 через элемент 11 задержки .

В результате триггер 3 перейдет в единичное состояние только после

45 окончан я действия импульса единицы вычитаемого на выходе регистра 1.

Этим обеспечивает ся стирание пер вой единицы кода вычитаемого с помощью элемента И 4, закрытого единичным выходом триггера 3.

После перехода триггера 3 в единичное состояние элементы И 5 и 6 закрываются нулевым выходом триггера

3, а элементы И 4 и 7 открываются единичным выходом триггера 3.

В результате инвертированный с помощью элемента IIE 10 двоичный код уменьшаемого поступает через элемен— ты И 7 и ИЛИ 8 íà вход регистра 2, а двоичный код вы итаемого перелисываЕтся без изменения через элемент

И 4 с выхода регистра 1 íà его вход.

Так будет продолжаться до -. åõ

"пор, пока на выходе регистра 2 не появляет ся импульс двоичного кода уменьшаемого, который через элемен

7 360 98

Х, О. Q .1101001101

Y 0.11001110001

Х1 0 00000000000

Н>Н 9 и элемент 12 задержки поступает на нулевой вход триггера 3. Элемент 12 задержки задерживает импульс единицы уменьшаемога на время его действия на выходе регистра ? . Этим обеспечивается инвертирование единицы двоичного кода уменьшаемого с помощью элемента НЕ 10 и элемента

И 7, открытого единичным выходом триггера 3.

После перевода триггера 3 в нулевое состояние единичным кодам уменьшаемого элементы И 4 и 7 закрываются единичным выходом триггера 3, а элементы И 5 и 6 открываются нулевым выходом триггера 3. В результате двоичный код уменьшаемаго с выхода регистра 2 через элементы И 6 и ИЛИ 8 начинает переписываться в регистр 2 без изменения до тех пор, пока триггер 3 не перейдет в единичное состояние.

Триггер 3 переводится в ециничное состояние первой (пасле установки триггера 3 в нулевое состояние) единицей кода вычитаемаго, которая с . выхода регистра 1 через элемент И 5, открытый нулевым выходом триггера

3, поступает на единичный вход триггера 3 спустя время задержки элемента 11. Эта единица кода вычитаемого на вход регистра 1 не поступает,так как -лемент И 4 закрыт единичным выходом триггера 3.

После перехода триггера 3 в единичное состояние вновь элементы И 5 и 6 закрываются, а элементы и 4 и 7 открываются. Ин вертированный код уменьшаемаго с выхода элемента НЕ 10 через элементы И 7 и ИЛИ 8 записывается в регистр 2, а двоичный код вычитаемого с выхода регистра 1 переписывается без изменения в регистр

1 через элемент И 4 .

Дальнейшая работа устройства аналогична. При нулевом состоянии триггера 3 двоичный код уменьшаемого переписывается без изменения в регистр 2, а при единичном состоянии триггера 3 в регистр 2 поступает инвертированный код умен ьшаемого.

В единичное состояние триггер 3 переводят единицы кода вычитаемого, которые стираются с помощью элемента И 4.

В нулевое состояние триггер 3 устанавливают либо единицы кода умен ьшаема ro, считываемые с выхода регистра 2, либо в конце цикла ь 1числений импульсы, поступающие по шине 13 сброса.

Один цикл вычи слений з анимает время перезаписи всех . п-разрядов двои чна го кода умен ьшаемо го с выхода регистра 2 на его вход и двоичного кода вычи т аемо га с выхода ре ги стра

1 на ега вход.

Максимальное время вычислений в предложенном устройст ве для вычитания занимает два цикла, ва втором ци кле обрабатывают ся все единицы кода вычитаемаго не стертые в первом цикле .

Вычисления заканчиваются после обнуления содержимого регистра 1 автоматически.

Если уменьшаемое меньше вычитаема го, рази ocr ь фиксирует ся в дополнительном коде, Пример 1. Требуется вычислить разность 845-446=399.

Двоичный код вычитаемого

Хо = 0.00110111110 (точкой отделен знаковый разряд) записывается в

15 ,регистр 1, а двоичный код уменьшаемо го Yq = 0.01101001101 — в регистр 2.

Двоичный кад умен ьшаемого остается без изменения до первой младшей единицы вычитаемаго, начиная с которой инвертируется да первой едини2О цы уменьшаемога, затем опять код уменьшаемага остается без изменения до следующей единицы вычи-.аемога, начиная с которой кад уменьшаемого инвертируется и т.д. Единицы кода вычитаемого, начиная с которых код умен ьшаема га ин вертирует ся, стираются.

Таким образом, после первого цикла вычислений имеем

30 Х, 0,00110111110

0.01 0 1ООТТР1

V) 0.01010110011

Х 0,.00100100100

В коде вычитаемого подчеркнуты единицы, начиная с которых происходит инвертирование кода уменьшаемого, а в коде уменьшаемаго подчеркнуты разряды подлежащие инвертированию.

Подчеркнутые единицы в коде вычитаемо га стир ают ся .

Ва втором цикле вычислений получим окончательный результат

X. О. 00100100).00

45 Y„0.00110001111

Х 0.00ь00000000

Пример 2. Требуется вычислить разность 446-845 = †3.

Результат получаем В дополнительном коде после первого цикла вычислений

В данном случае триггер 3 сбрасывается в нулевое состояние в конце цикла времен ным си гнилом, поступаюфО щим па шине 13 сброса через элемент

ИЛИ 9 и элемент 12 задержки на нулевой вход триггера 3.

Пример 3. Требуется вычислить разность (-845) — (446) = 1291.

В этом случае уменьшаемае записыва736098 ется в регистр 2 в дополнительном коде.

После первого цикла вычислений имеем

Х, Q. 00110 111 10

Уо 1 . 1t|ÒОТГОГТ1

У, 1.01100001101

Х О.ОООООО11OOO

После второго цикла вычислений получим результат в дополнительном коде

Х О.ОООООО11ООО

Yi 0.01 ПЦП)ГТ 101

Yg 1.01011110101 х, о.ооооооооооо

Пример 4. Требуется вычислить разность 845 — (— 446) = 1291, В этом случае вычитаемое записывается в регистр 1 в дополнительном коде.

После перво ro ци кла вычи слени и имеем

Х 1,F100 1000010

Уо О.И1010011001

У, 1.10100001011

Х, 1,00000000000

После второго цикла вычислений получаем окончательный результат

Х, ò1.ООООООООООО

Yi Т.10100001011

У, 0.101ОООО1О11

Х 0.00000000000

Как видно из примеров, знаковый разряд умен ьшаемо го и вычит аемого обрабатывается наравне с другими разрядами кодов.

Быстродействие предложенного уст—

poAcr Ha для вычитан ия значительно выше, чем в известном, в котором количество циклов вычислений равно количеству единиц п кода вычит аемо го .

В предложенном устройстве для вычитания максимальное количество циклов вычислений равно двум. Следовательно, достигнут э ффе кт у величения быстродействия в и, /2 раза, Например, эффект увеличения быстродействия в 10 раз достигается при и

20, т, е. при двадцатиразрядных кодах вычит аемо го .

Кроме того, cxeM |àÿ реализация предложенного устройства для вычитания проще, так как требует на один триггер меньше, чем известное. формула и зо брет ени я устрой ст во для вычитания, содержащее два регистра, триггер, элементы

И, ИЛИ и НЕ, причем вход первого регистра подключен к выходу первого элемента И, первый вход которого соединен с первым входом второго элемента И и выходом первого регистра, вторые входы первого и второго элементов И подключены к единичному и н уле вому выходам три ггера сост ветственно, выход второго элемента И через первый элемент задержки подключен к единичному входу триггера, 20 входы пер во го элемент а ИЛИ подключены к выходам третьего и четвертого элементов И, а выход — ко входу второго регистра, выход которого под. ,ключен к первым входам третьего элемента И и второго элемента ИЛИ и входу элемента НЕ, выход которого подключен к первому входу четвертого элемента И, второй вход второго элемента ИЛИ подключен

30 к шине сброса, а выход — ко входу второго элемента задержки, о т л ич а ю щ е е с я тем, что, с целью упрощения устройства и повышения его быстродей ст вия, выход второго

35 элемента задержки годключен к нулевому входу триггера, нулевой и единичный выходы которого подключены ко вторым входам третьего и четвертого элементов И соответственно.

Источники информации, прин ятые во внимание при э к спе ртизе

1, Справочник по цифровой вычислительной технике. Под ред. Б.Н. Naлиновского . Киев, Техника, 19 74„ с. 188, рис. 5,26б.

2. Авторское свидетельство СССР

Р 435523, кл. G 06 F 7/385, 1972, 3. Авторское свидетельство СССР по заявке Р 2500770/18-24, кл, G 06 F 7/385, 1977 (прототип).

736098

Составитель В. Березкин

Редактор В. 3ар ван ская Техред M. Петко Корректор М. Ви гула

Заказ 2266/6

Тираж 75 1 Подпи сное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, М -35, Раушская наб., д. 4/5

Филиал ППП Патент, г. Ужгород, ул. Проектная,4