Устройство для вычисления коэффициентов фурье

Устройство для вычисления коэффициентов фурье

Иллюстрации

Показать все

Реферат

 

Союз Советск и к

Социапистическкк

Республик

СПИ

ИЗОБ (736112 (61) Дополнительно (22) Заявлено 14, 1 с присоединением за

Государственный комитет (23 } Припри тл

Опубликовано оо денем изобретений и открытий () Д 681,327 (088.8) Дата опублик (72) Авторы изобретения

Н. С. Востриков, P. Q. Болоткине и H. И. Коротич (7i) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЬ1ЧИСХ}ЕНИ .

КОЗФФИЦИЕНТОВ ФУРЬЕ

Изобретение относится к вычислительной технике.

Известно специализированное арифметическое устройство для операций с комплексными числами, которое содержит регистры реальной и мнимой частей ис.ходных чисел А 1 (К ) и 5! четыре поразрядных формирователя произведений ЯеА (К) — Re 4l, Qm А1 (К )дтттФ, Ът ь.;(кое, 4f,Re К (Ю Jw два ком}О бинационных накапливаюших сумматора $1$. За счет того, что частичнйе произведения формируются одновременно на выходах четырех умножителей, это устройство обладает относительно большим быстродействием, однако, из-за того, что действия умножения и сложения производятся поразрядно, его быстродействие также недостаточно для йспользования в АУ: рабстаюших в реальном мас штабе времени с сигналами, верхняя граничная частота которых больше 4-10кГц

Наиболее близким техническим решением к изобретению является устройство для вычисления коэффициентов Ф„рье, содержашее блоки умножения и суммируюшие блоки, регистры действительной и мнимой части операндов, регистры действительной и мнимой части весового коэффициента, выходы регистров действительной и мнимой части первого операнда и весового коэффициента соединены с первымп входами соответственно с первого по четвертый блоков умножения, вторые входы которых соединены соответственНо c выходами регистров действительной и мнимой части весового коэффициентяа мнимои и деиствительнои части не свого операнда Ы.

Операнды А (К) и А; () ) подаются в регистры из буферного запоминаюшего устройстве, а значения комплексного весового коэффициента поступают из постоянного запоминающего устройства.

После приема исходных данных начинается процесс вьгчпслений.

Однако несмотря на прим"êåíèå четырех множительных устройств и одноврс—

3 7361 менное выполнение операций умножения, ложения и вычитания, устройство обладает небольшим быстродействием, так как все операции выполняются поспедовательно по мере поступления разрядов, участвующих в данном вычислении чисел.

В результате вычислений реальные и мнимые части вычисленных чисел А f 1 (} ) и A>, (g ) оказываются записанными в те же регистры, куда записываются исходные данные. Поэтому вычислительное устройство не может начать обработку следующих операндов до тех пор, пока числа А „+„(К) и A< +< () не будут переписаны в ОЗУ, кроме того, не предусмотрено никаккх мер по контролю и предотвращению переполнения масштабной сетки вычислителя в процессе проведения вычислений.

Целью изобретения является повышение точности и быстродействия вычисления.

Достигается это тем, что устройство содержит бпоки сдвигов, бпок управления сдвигами, промежуточные регистры, причем выходы первого и второго блоков умножения через первый и второй промежуточные регистры подключены к входам первого суммирующего блока, выходы третьего и четвертого блоков умножения через третий и четвертый промежуточные регистры подключены к входам второго суммируюшего блока, выходы первого, второго суммирующих блоков и регистров действительной и мнимой частей второго операндов подключены к первым входам третьего, четвертого, пятого и шестого. суммируюших блоков, вторые входы которых подключены соответственно к выходам регистров действительной и мнимой частей второго операнда, выходам первого и второго суммирующих блоков, выходы с третьего по шестой суммирующих блоков подключены к входам соответствующих промежуточных регистров и к входу блока управления сдвигами, выход которого подключен к первым входам блоков сдвига, а их вторые входы соединены с шинами операндов, выходы блоков сдвига соединены с входами регистров действйтельной и мнимой частей операндов, На фиг. 1- 2 представлена 6цок-схема вычислительного устройства, на фиг„ 3 — временная диаграмма

Предлагаемое устройство содержит блок сдвига 1 реальной части комплекснога числа А . (К }, блок сдвига 2 мни

1 мой час.ГИ комплексного числа А . (М )э блок сдвига 3 действительной части ком1й алекснаго числа А; { j } блок сдвига

4 мнимой части комплексного числа А1 (j ) регистр 5 действительной части комплексного числя А 1 (К,), регистр 6 мнимой части комплексного числа A „. (K } регистр 7 действительной части комплексного весового коэффициента Ф, регистр 8 мнимой части комплексного весового коэффициента М4, блоки умножения 9-12, промежуточные регистры

13-16 (регистр 13 произведения КеД ЯеВ, регистр 14 произведения щА.(К,}. р д, регистр 15 произведенйя 3 „Д (g) Q,e регистр

16 произведения Qe A I (К) . 3 мМ суммируюшие блоки 17 и 18, регистр 19 реальной части комплексного числа Aj Ц ), регистр 20 мнимой части комплексного числа А „(3 ), суммирующие блоки 21-24, блок 25 управления сдвигами регистры 26 и 27 действительной и мнимой частей комплексного числа А I+ ) (К) и регистры 28 и 29 действительной и мнимой частей комплексного числа

Аj+< (P).

Ангоритм работы вычислительного устройства описывается следующим образом: „+„(=A„(2A (к а;

+,+ «I =A„(j }-A„(a>Vr, где А1 (K), А„(j }AVJ — комплексы чис.

ЛBO

Кроме того, в процессе перемножения двух комплексных чисел А (К ) и Ф

1 необходимо выполнить четыре операции умножения, одно сложение и одно вычитаниее

«hA„N») =-Re-Ô „-Ж вю-Vr;A к Vим

O t. М®1 = м А„(K)RB 6)+Re А, „Ж1д пю

1 (2)

Приведенный алгоритм (1) в предлагаемом устройстве реализуется следующим образом.

Подлежащие обработке комплексные операнды А {К) и A ($ )}, а также значения весовых комплексных коэффициентов записываются соответственно во входные регистры 5,6,19,20,7,8. Действи- тельная и мнимая часть каждого числа записывается в отдельные регистры. Причем операнды А„(К) н А„(j ) поступают во входные регистры через 6иоки сдвига 1-4, которые по командам из блока управления сдвигами 25 могут передать операнды на вход регистров без изменения или же сдвинутые на один или два разряда вправо. Количество сдвигов составляет масш Габный коэффициент, ка торый затем учитывается в результате вычислений.

С выходов регистров 5-8 действитапьные и мнимые части числа A„(K) и весового коэффициента Ж поступают на блоки -12. На выходах блоков умножения формируются одновременно четыре частичных произведения Re A „ (K )

ЖеФрЗюА; (К) 3тлЮ КеА1 (K) m%

Э и А „{К) R е ч, которые записы- 10 ваются в промежуточные регистры 13-16.

Введение в структуру устройства промежуточных регистров 13-16 позволяет операции умножения и суммирования выполнять одновременно, т. е. результаты 15 умножения операндов А1 (К) и g суммируются согласно алгоритму, а новые операнды А4 (К +l)- и Ъ/ через регистры

5-8 поступают на умножение.

С выходов регистров 13-16 частич- 20 ные произведения поступают на блоки 17 и 18, на выходах которых формируются суммы согласно выражениям (2).

Зн ачения сумм QQP,,(g) ) Q P,„{р р) с выходов блоков 17 и 18, а также действительная и мнимая части числа A (j) с выходов регистров 19 и 20 поступают на входы блоков 21-24. Результаты алгебраического суммирования в блоках

21 и 22 и вычитания в блоках 23 и З0

24 фиксируются в регистрах 26-28.

На выходах регистров 26 и 27 формируются соответственно действительная и мнимая части операнда А „()<) а на выходах регистров 28,29 — действитель- З5 ная и мнимая части операнда A „: . (1 ) после 1 -й итерации

AÄ,„()=КеА ().

КЕ(А„В ж. А„(y,Ä, Ð,.(@ Д

А;,фк) =Кеg„(> Ю (Мат Эп А„())-Дщ(д,„® ц1

Наличие входных регистров 5-8, 18, 4

20, промежуточных регистров 13-16 и выходных регистров 26-29 позволяет в BY операции считывания операндов из

ОЗУ, обработки операндов и записи результатов B ОЗУ производить одновре- 50 менно, что в значительной мере повышает быстродействие устройства в цепом

На временной диаграмме (см. фиг.3) отрезки времени а,б,в,г соответственно обозначают следующие операции:

55 а — считывание из ОЗУ во входные регистры операндов А„; (К, )1@ б — обработка операндов А1 (К ) и @ в множительных блоках и запись резуль2 6 татов обработки в промежуточные регистры считывание из ОЗУ во входные регистры следующих операндов А -, (k+1/%%/

1 и А„() ) в. - обрабо гка операндов А„(К),9l и A „() в, суммирующих блоках согласчо выражениям (2) и (1) и запись результатов обработки в выходные регистры обработка операндов А (К+1) и?1Я в 6поках умножения и запись результатов обработки в промежуточные регистры;, считывание из ОЗУ во входные ре-: гистры следующих операндов А < (К+2), A { )+1) и Ф. г — =-апись из выходных регистров в ОЗУ обработанных операндов А j q () и А .; < (j ); обработка операндов

А,. { К+1), iй и А ()+1) s уммиру-ющих блоках, согласно выражениям (2) и (1) и запись результатов обработки в выходные регистры; обработка. опеp="íäoâ A »(K+2) и; Р в блоках умножения и запись результатов в промежуточные регистры, считывание из ОЗУ во входные регистры следующих операндов

А, (К+3), 9 и A ()+2) и т.д.

Все операции в ВУ выполняются над оп рандами, представленными с фиксированным попожением запятой.

Для достижения максимальной точностп вычислений и исключения переполнения разрядной сетки в предлагаемом устройстве вводится автоматическое масштабирование в процессе вычислений. Операнды, поступающие на входы блоков 5,6, 19 и 20а масштабированы (сдвинуты} таким образом, что1Re А„-Ю<-,(3mA„(+3(или З А„.(< + l > но переполнение разрядной сетки не произойдет. При формировании сумм в блоках 21-24 в соответствии с выражениями (1) может возникнуть результат суммирования (вычитания) больше 1/2 или переполнение разрядной сетки ВУ, Для того, чтобы в этом случае не произошло потери информации, в блоках 21-24, а также в блоках 26-29 предусмотрен дополнительный разряд, который в процессе вычиспений фиксирует возможное перепсятнение. Значения йеА„+„(К), ) т А„- „(К) I«, „()l иЯщД „- ()1 а также сигнал о наличии или отсутствии

7 736) 32 переполнения с блоков 21-24 поступа1от в блок управления масштабированием 25.

Сигналы 0 сдвигов, «1 сдвиг" и

"2 сдвига" с выхода блока у11равления

1 сдвигами 25 поступают на входы блоков сдвига 1-4у которые B соответствии с этими сигналами передают значения операндов на входы регистров 5,6, 16 и

20 на следующей итерации без изменения или сдвинутые на один или два раз- 1а ряда вправо.

Арифметическое устройство, рею.изух щее алгоритм быстрого преобразования

Фурье, обладает большим быстродействием, что позволяет при его использовании в специализированных вычислительных устройствах значительно повысить верхний частотный предел обрабатываемых процессов, Сравнительно простая аппаратурная реализация, большая точ ность вычислений являются основой для получения зкономического эффекта при использовании предлагаемого устройства.

Формула изобрете ния

Устройство для вычисления коэффициентов Фурье, содержащее блоки умно1кения и суммирующие блоки, регистры действительной и мнимой части операндов, регистры действительной и мнимой части весового коэффициента, выходы регистров действительной и мнимой части первого операнда и весового коэффициента соединены с первыми входами соответственно с первого по четвертый блоков умножения, вторые входы которых соединены соответственно с выходами регистров действительной части и мнимой части весовОГО коэффициента, мнимОЙ части и действител1.ной части первого о11ера1Н1а, о т л и ч а ю ц е е с я тем, что, с

1ель1о повышения точпости и,быстродействия вычисления, устройство содержит блс чи сдвигов, блок управления сдвигами, промежуточные регистры, причем выходы первого и второго блоков умножения через первый и второй промежуточные регистры подключены к входам пер1вого суммирующего блока, выходы третьего н четвертого блоков умножения через третий и четвертый промежуточ1п1е регистры подключены к входам второго суммирующего блока, выходы первого, второго суммирующих блоков и регистров действительной и мнимой частей второго операндов подключены к первым входам третьего, четвертого, пятого и шестого суммиру1ощих блоков, вторые входы котоpbKK подключены соответственно к вь1ходам регистров действительной и мнимой частей второго операнда, выходам первого и второго суммирующих блоков, выходы с третьего по шестой суммирую1цих блоков подключены ко входам соответствуюшщих промежуточных регистров и к входу блока управления сдвигами, выход которого подключен к первым входам блоков сдвига, вторые входы которых соединены с шинами Операндов, выходы блоков сдвига соединены с входами регистров действительной и мнимой части операндов.

35 Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

% 388859, 606 F 7/38, 1973.

2. Авторское свидетельство СССР о М .-21ОО4, Сое Г 15 З4,ЗО.ОЗ.74.

Составитьчь P. Яворовская

Редактор Г. Гончар Техред Н. Бабурка Корректор

10. Макаренко

Закал 242Я/39 Тирагс 751 . Подписное

Ш1ИИПИ 1 ocударстве».;-.rîão комитете СССР по дедам изобретений и открытий

113035, Москва, Ж-35, Раушская ноб., д . 4/5

Фидиап ППП Патент, г. Ужгород, ул. Проектная, 4