Программируемое запоминающее устройство

Программируемое запоминающее устройство

Иллюстрации

Показать все

Реферат

 

1736170 (61) Дополнительное к авт. сеид-ву

11)М. К,,2 (22) Заявлено 20.1277 (21) 2558007/18-2 с присоединением заявки №вЂ” (23) Приоритет

Опубликовано 250580. Бюллетень ¹

О 11 С 15/00

Госуаарственный комитет

СССР по делам изобретений и открытий

53) УДК628. 327. 6 (088 ° 8) Дата опубликования описания 28058

В. А. Авдеев, О. Б. Макаревич, А. A. Антонишкис, C. С. Булгаков, С.A ° Åðåìèí, Г, В. Сонов и В.С. Хорошунов (72) Авторы изобретения (71) Заявитель (54) ПРОГРАММИРУЕМОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике и может быть использовано в вычислительных системах с аппаратурной реализ ацией мультипрограммного режима обработки информации для быстрой смены программы коммутации решающих блоков.

Известно устройство коммутации выходов и входов решающих блоков цифрового дифференциального анализа, содержащее последовательно соединенные счетчик и дешифратор адреса, накопитель, два регистра числа, блок связи и блок управления (1), Недостаток этого устройства; низкое быстродействие при смене программы коммутации в накопителе.

Наиболее близким по своему техническому решению к предлагаемому является запоминающее устоойство, содержащее блок сопряжения, управ-. ляющим выходом подключенный через последовательно соединенные регистр и дешифратор кода операции к блоку управления, информационным выходом— к буферному регистру, информационным входом — к выходу цифровой вычислитель ной маиины (ЩЗМ) общего назначения или к выходу внешнего устройства и управляющей связью — к блоку управления, выход которого соединен с первым регистром числа, подключенным выходом к инФормационному входу накопителя, а входом — к выходам решающих блоков,со вторым регистром числа, подключенным входом к информационному выходу накопителя, а выходом — ко входам решающих блбков, с буферным регистром, подключенным первым выходом через последовательно соединенные первые регистр и дешифратор адреса к адресному входу накопителя, а вторым выходом через последовательно соединенные вторые . регистр и дешифратор адреса — к другому адресному входу накопителя(2)..Недостатком известного устройстваа является низ кое быстродействие и ограниченные Функциональные воэможности, связанные с медленной .сменой в блоке памяти программ коммутации решающих блоков при вычислении пакета различных задач.

Бель изобретения — повышение быстродействия и расширение функциональных возможностей запоминающего уствойства.

736170

Поставленная цель достигается тем, что в него введены дополнительные блоки памяти, коммутатор ввода, соединенный выходом с первыми информационными входами дополнительных блоков памяти, коммутатор вывода вход коI

5 торого подключен к информационным выходам дополнительных блоков памяти, последовательно соединенные генератор синусоидального сигнала, формирователь тактовых импульсов и кольцевой регистр, выход которого подключен к первым управляющим входам коммутатора ввода и коммутатора вывода, соединенных соответственно входом

И выходом с выходами и входами решающих блоков, последовательно соединенНые регистр номера блока памяти и дешифратор номера блока памяти, выХод которого подключен к управляющим входам дополнительных блоков памяти и ко вторым управляющим входам комму- 20 татора ввода и коммутатора вывода, последовательно соединенные регистр признака и дешифратор признака, ьыход которого подключен к третьим управляющим входам коммутатора нно- 25 да и коммутатора вывода, буферный блок памяти, информационный и управляющий входы которого соединены соответственно с.информационным и управляющим выходами блока сопряжения информационными и первыми управляющими входами регистра признака и регистра номера блока памяти, информацион— ный выход буферного блока памяти соединен с первыми, вторыми и третьими информационными входами дополнительных блоков памяти, другой управляющий вход — с выходом блока упранления, подключенного входом к выходу формирователя тактовых импульсов и двусторонней связью к блоку 40 сопряжения, третий вход — co вторыми управляющими входами регистра признака, регистра номера блока памяти и управляю 1им входом буферного регистра, информационный вход которого под- 4 ключен к выходу коммутатора вывода, а выход — к блоку сопряжения, Это позволяет расширить функциональные возможности и повысить ыстродействие устройства, так как смена программы коммутации выходов и входов решающиx блоков выполняется за такт работы кольцевого регистра„ Кроме того, становится возможным одновременное осуществление ввода программы коммутации в какой-либо блок памяти со стороны ИВМ и циклическое подключение всех остальных блоков памяти через коммутаторы ввода и вынода для смены программ коммутации решающих блоков при мультипрограммном режиме их работы.

На чертеже представлена структурная схема запоминающего устройства, Она содержит блоки 1„ -lд памяти, коммутатор 2 ввода, выход которого подключен к первым информационным входам блоков 1„— 1 „памяти, комму татор 3 вывода, соединенный входом с информационными выходами блокон

l„- l „памяти, кольцевой регистр 4, вход которого подключен через Формирователь 5 тактовых импульсов к выходу генератора 6 синусоидального сигнала, а выход — к первым управляющим Входам коммутатора 2 ввода и коммутатора 3 вывода, соединенных соотнетстненно входом и выходом с ныходами и входами решающих блоков 71-7>, последовательно соединенные регистр

8 номера блока памяти и дешифратор

9 номера блока памяти, ныход которого подключен к управляющим входам блоков 1 — 1 памяти и ко вторым управн ляющим входам коммутатора 2 ввода и коммутатора 3 вывода, последовательноо соединенные ре ги стр 10 при эв нака и дешифратор 11 признака, выход которого подключен к третьим упоанл яющи м входам коммутатора ввода и коммутатора нывода, буферный блок

12 памяти, выход которого соединен с первыми, вторыми и третьими информационными входами блоков 1„— 1 памяти, информационный и управляюк|ий входы соединены соответственно с информационным и управляющим выходами блока 13 сопряжения, инФормационными и первыми управляющими входами регистра 10 признака и регистра 8 номера блока памяти и другим управляющим входом буфеоный блок памяти соединен с выходом блока 14 управления, подключенного входом к ныходу форми— рователя 5 тактовых импульсов и двусторонней связью к блоку 13 сопряжения, третий вход — со вторыми управляющими входами регистра 10 признака, регистра 8 номера блока памяти и управляющим входом буферного регистра 15, информационный вход которо ro подключен к выходу коммутатора 3 вывода, а выход — к блоку

1 3 со пр яжен и я, имеющего двусторон— нюю связь с tlBM 16.

В состан каждого блока 1, (i=1 n) памяти входит накопитель 17, первый регистр 18 адреса, ин Формационный и управляющий входы которого подключены соответственно ко второму информационному и упоавляющему нходам блока 1 i памя ти, а выход — через первый дешифратор 19 адреса к первому адресному входу н акопителя 17, информационные выход и вход которого соот ветст вен но соединены через первый регистр 20 числа с информацион— ным выходом блока l i памяти и через второй регистр 21 числа с третьим информационным входом блока l i памяти, второй регистр 22 адреса, информац ион ный и управляющий входы которого подключены соответственно к первому информационному и управляющему входам блока l i памяти, а выход—

736170 через второй дешифратор 2 3 адреса ко второму адресному входу HBYotiHгеля 17, управляющий вход которого соединен с первым выходом блока 24 местного упранления, подключенного вторым выходом к двум регистрам 20 и 21 числа и к двум регистрам 18 и 22 адреса, а входом— через дешифратор ?5 кода операции с выходом регистра 26 кода операции информационный и управляющий выходы которого подключены . соответственно к четвертому информационному и управляющему входам блока памяти, 30

Работа з апоминающего устройства происходит в двух режимах: в режиме ввода (нывода) программ коммутации в соответствующие блоки 1 — 1 памяи ти со стороны ИВМ 16 и в режиме работы решающих блоков 71 — 7„, когда происходит последовательное под-. ключение блоков памяти через коммутатор 2 ввода и коммутатор 3 вывода ко входам и выходам решающих блоков 7„ — 7m

В первом режиме иэ ПВМ 16 через блок 13 сопряжения, буферный блок

12 памяти осуществляется ввод в требуемый блок 1„ памяти кодов, составляющих программу коммутации выходов и входов решающих блоков 7„ -7,„. Формат кодов программы коммутации состоит из кода операции и кода адреса. В зависимости от кода операции код адреса может быть использован или для организации продольного, или для организации поперечного обращения к накопителю 17 блока li памяти.

Таким образом, в соответствии с кодом операции, принятым из буферного блока

12 памяти в регистр 26, блок 24 местного управления вырабатывает сигналы, по которым код адреса из буферного блока 12 памяти поступает в первый регистр 18 адреса или во второй оегистр 22 адреса. Кроме того, код операции определяет формирование блоком местного управления сигналов для организации одновременного сброса ячеек памяти, сброса продольной или поперечной ячейки памяти и сброса элемента памяти накопителя 17.

Так как матрица программы коммутации, храня| аяся в накопителе 17, имеет разреженный характер (в одной строке или столбце матрицы может находиться только одна единица), связанный с тем, что два или более выхода решающих блоков не могут быть подключены к одному входу какого-либо решающего блока,то в накопитель 17 выполняется с помощью регистра 18, дешифратора 19 и регистра

22, дешифратора 23 поразрядная запись ее единиц (наличие единицы в i, j --элементе этой матрицы означает соединение i-го выхода решающего блока с ) -ым нходом решающего 6 блока, а наличие нуля — отсутствие соедин ени я ) .

Выбор определенного блока памяти

li выполняется сигналом с Выхода де шифратора 9 номера блока памяти в соответствии с кодом номера блока памяти, принятым из 11ВМ 16 через блок 13 сопряжения в регистр 8 номера блока памяти.

Для проверки правильности ввода кодов программы коммутации в накопитель 17 осуществляется их вывод через реги стр 2 0 числа, коммутатор

3 вывода, буферный регистр 15, блок

13 сопряжения в UBN 16. Лри этом подключение требуемого блока памяти через коммутатор 3 вывода к буферному регистру 15 выполняется сигналами, сформированными на выходе дешифратора 11, признака и на входе дешифратора 9 номера блока памяти 9. Код признака аналогично коду номера блока памяти и коду программы коммутации передается из ЦВМ 16 через блок 13 сопряжения в регистр 10 признака при наличии соответствующего сигналаидентификатора блока 13 сопряжения.

Во втором режиме работа запоминающего устройства происходит таким образом, что на первом шаге решения коммутируются выходы и входы решающих блоков 7+ -7„„, относящихся к первой з адаче, н а втором шаге — ко второй задаче и т.д. Это достигается благодаря последовательному подключению информационных выходов и входов блоков 1 — 1„, памяти ко входам и выходам решаю| и х блоков 7„-7,„через коммутатор 3 вывода и коммутатор 2 ввода, управляемые сигналами блока

14 управления и кольцевого регистра

4, циклическое продвижение единицы н котором обеспечивается сигналами формирователя 5 тактовых импульсов

5 и генератора 6. На каждом шаге решения приращения с выходов решающих блоков поступают через коммутатор

2 ввода 2 в регистр 21 числа блока памяти соответствующего шагу решения (номера задачи). С выходов регистра 21 усиленные сигналы единичных значений приращений производят одновременное неразрушаемое считывание информации в поперечных или про-. дольных ячейках памяти накопителя

17, которое становится возможным благодаря тому, что н каждом столбце или строке матрицы накопителя может быть записана только одна единица.

В том же шаге решения считываемая из накопителя 17 информация поступает через другой регистр 20 числа и коммутатор 3 вывода на входы только тех решающих блоков 7 -7,, для которых в элементах памяти соответст нующи х строк (столбцах ) матрицы накопителя 17 записаны единицы. Каждай шаг решения (такт работы кольце736170

Вого рег11стра) состоит из нескольких обра(1(ения (считываний) ?(блот<у ПаМят?1, 1!ри необходимости подклю (ения толькО Одного блОка памяти (ОднотлзоГраммный режим работы) ко входам

5 и Выходам решающих блоков 7 -7„„, ЦВК 1б Осуществляет ввод соответствующего кода признака в регистр 10 признака и к(»д номе(»а в регистр 9

;1омера блока и 3мяти.

Так как первый и второй режимы работы запоминающего устройства моГут прОН сходить ОднОВременнО òÎ код нОмера бл01(а памяти через дешифратор номера блока памяти при нали«тт1И В рЕ ГИ С Tp(3 10 СООТВЕтотвуЮщЕГО

»

К.»да Прнэн=-тК"= ПрОИЭВОднт ОТКЛЮЧЕНИЕ

H(О! !мутаторов 2 H 3 roro блОка памяти, в котойый со стороны 11В(4 1б д т1,. QH б(jTI, Ввод f

11СПОЛЬЗ сван ие В З апоМИНающем

У("Т1!ОЙСТВЗ П бЛОКОВ ПВМBTИ КОММ .ттаторов Ввода и выво,ца, кольцевого рог::;стра, .p(sгистра и дешифратора признака 11 T д„пОз ВОляет зна«1итель — ? но - Вел -: п. т ь бь1ст130дей ст!Зие и р а(ши ит =- фу1".кциОнальныс Возмож?1ости уст— ройства, благодаря организации быстрой смены программ коммутации решающих блo!

i 1Н О М P («(И M Е т .И С О В М - ЩЕ Н И Я ПРОЦ O O С а

5 Bo,öa кОдов прО Гр ам!«ь(коммутации

В какОЙ либо блОк памяти с прОцесcoM :-Од(<лю -(ения других блоков памяти

1<0 В хОД«. м * =: ВыхОДам Р е!(1а1(»щи х бло— 3 »»

Е<ОВ ... фОтоМУЛа ИЗО(»РЕТЕНИЯ! (рог. а: ? -:р«уемое з апом!1нающее устройoTQQ(сод(ржаш е блок сопряжеП(ДКЛЮЧСН.-:1тй ИнфОРМВЦИОННЫМЯ

И УПРа1 ЛЯЮ!ГИjvBj В Хода?тн И ВЫХОЦаМ :1 ко Входу устройства,- буферный регистр лок памяти и блок управления, о тл и ч а t(: щ е — с я тем,что с целью

П01:.Ь11(1ениFi быстpoДейст Вин уcтрой— стга и расширения его области применения 3:. счет смены программ реша1ощих блоl<013(В него Введены,дополнительные блоки памЯти т коммУтатОР

В 3oда, соедин е?Iныи ВыхОдОм с первы

МИ I; f- (т»ОРМаЦИОН?1ЫМИ ВХОДаМИ ДОПОЛНИтельных блоков памяти, коммутатор

Вывода, вход которого подключен к информационным выходам дополниТЕЛЬНЫХ бЛОКОВ ПаМЯТИ т ПОСЛЕДОВ аТЕЛ Ьв но соединенные генератор синусоидального < игнала, формирователь тактовых ? -!пульсов и кольцевой регистр, выхоц которого подключен к первым

УПРаВЛЯЮЩИМ ВХОДаМ КОМ! »ттатОРа ВВОДа и ком -тУтатоРа вывоД3. Решающие блоки, Входы — Выходы которых подключеНЫ К СООТВЕтствуЮЩИМ входаМ и вЫходам коммутаторов ввода и вывода, последовательно соединенные регистр номера блока памяти и дешифратор номера блока памяти, Выход которо Го подключен к управляющим входам до— полнительных блоков памяти и ко IIToрым управляющим входам К01«мутато(»а

Ввода и комлутатора вывода, последовательно соединенные регистр приз н ак а и дешифратор признака, выход которого подключен к третьим управляющим

Входам комму — àòîðà ввода и коммутатора вывода, буферный блок памяти, информационный и управляющий 13xo f которого соединены соответственно с информационным и управляющим выходами блока сопряжения, информационными и первыми управляющими входами регистра признака и регистра номера блока памяти, и?!формационный вывод буферного блока памяти соединен с первы(п(, НТорыми и третьими информационными входами дополнительных блоков памяти, щ>угой управляющий вход — с выходом блока управления, один вход которогттт подключен к выходу формирователя тактовых импульсов, второй вход и. один из выходов — к блоку сопряжения трЕтий ВХОД вЂ” CO ВтОрЫМИ упраВЛяЮ(т(ИМИвходами регистра признака, регистра номера блока памяти и управпяющим входом буферного регистра, информациОнный ВХОД КОтОрОГО пОдключен к !Tpy— гому выходу комму татора Вы Вода, а Выход — к блоку сопряжения.

Источни ки информации, принятые Во внимание при экспертизе

1, JEEE Trans.Comput, 1973, Р 1т р, 41 — 4б, 2. Авторское свидетельство CCC Р по заявке Р 21341б7/18-24, кл.G 11 С 11/00, 1974 (прототип) .

Составитель В.Гордонова

Редактор В.Зарванская Техред М.Петко Корректор Г.Назарова

3 аказ 22 78/8 Тираж 662 Подписное

БНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб.,д. 4/5

Филиал ППП Патент, r.Óæãîðoä, ул. Проектная, 4