Устройство управления буферной памятью

Устройство управления буферной памятью

Иллюстрации

Показать все

Реферат

 

с, -о 9зная атен нс

О П

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик (и> 737952

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) ЗаЯвлено 200178 (21) 2572325/18-24 (51)М. Кд.2 с присоединенИем заявки ¹вЂ”

G 06 F 9/00

Государственный комитет

СССР по делам изобретений и открытий (23} Приоритет—

Опубликовано 30.05.80.Бюллетень ¹ 20 (53) УДК 681.14 (088.8) Дата опубликования оййсания 300580 (72) Авторы изобретения

Ю.Х.Сахин, A.Н.Багаев и Г.С.Ким (71) Заявитель (54 ) УСТРОЙСТВО УПРАВЛЕНИЯ БУФЕРНОЙ ПАМЯТЬЮ

Изобретение относится к вычислительной технике и может быть использовано в центральных процессорах ЭВМ высокой производительности .

Введение буферных памятей большого 5 объема в состав центральных процессоров является известным способом повышения быстродействия вычислительной машины в целом. Буферная память обычно недоступна программисту и управляется на динамической основе.

Параллельно с выполнением вычислений производится подкачка информации из оперативной памяти в буферную с некоторой избыточностью, что обеспечи- 15 вает высокую вероятность использования информации, размещенной в буферной памяти. Кроме того, при достаточно болыйом объеме буферной памяти, циклические программы могут разме- 20 щаться в ней целиком, что приводит к работе процессора исключительно с буферной памятью, которая обладает быстродействием на порядок большим, чем оперативная память. Все зто обес- 25 печивает необходимый положительный эФфект.

Известно устройство, содержащее буферную память, логически разделен- 30

2 ную на 16 равных секторов, а каждый сектор + на 16 блоков, и адресную память, с помощью которой устанавливается соответствие между расположением идентичной информации в оперативной и буферной памятях, соединенные между собой определенным образом, причем адресная память включает множество регистров сегмента-страницы для хранения адресов сегментов и . страниц, секторы которых размещены в буферной памяти, множество регистров сектора, каждый из которых соответствует ойределенному сектору буферной памяти и содержит номер сектора в странице для.хранимой информации, множество узлов связи, с помощью которых устанавливается, с каким из регистров сегмента-страницы связан каждый регистр сектора, входной регистр испблнительйого адреса, вход которого соединен с адресным входом устройства, причем исполнительный адрес разделен на логические поля, означающие номер сегмента, номер страницы в сегменте, номер сектора в странице, номер блока в секторе и номер байта в блоке, множЕство узлов сравнения, с помощью которых происходит сравнение полей исполнитель737952 ного адреса на входном регистре, означающих номера сегмента, страницы и сектора, с Регистрами сегмента-страницы и сектора, шифратор, входы которого соединены с выходами узлов сравнения с целью выработки адреса требуемой информации по буферной Памяти, у нойество индикаторов значимости lio

"одному на каждый блок буферной памяти, индикаторный узел,. соединенный с. выходами узлов сравнения и индикаторов значимости, предназначенный для определения, есть ли требуемая информация в буферной памяти, и узел управления последовательностью замещения секторов (1l .

Упомянутое устройство обеспечивает активную работу процессора с буферной памятью, что значительно,повышаЕт быстродействие всей машины.

Однако, как было отмечено, буфер íàsi память недоступна программисту 20 в отличие от оперативной памяти. Возникают ситуации, когда информация изменяется в тех секторах оперативной памяти, которые также размещены в буферной памяти, напРимер при вводе 5 информации из внешних устройств в оперативную память.

В таких случаях адрес изменяемого участка памяти поступает на входной адресный регистр устройства и новая информация вводится также и в буферную память.. Кроме того, изменяются шины обнуления индикаторов значимости, с помощью которых происходит полное обнуление буферной памяти.

Занятие буферной памяти на время ввода йнформации с внешних устройств является недостатком данного устройства, так как обращения к буферной памяти процессора в этих случаях блокнруется, что снижает общее быст- 40 родействие вычислительной машины.

Наиболее близким по технической

" сущности к предлагаемому является устройство для частичного обнуления буферной. памяти содержащее буферную память, информационные вход и выход которой соединены соответственно с информационными входом и выходом устройства, регистр сегмента, вход которого, соединен с первым адресным входом устройства, сумматор, первый вход которого соединен с выходом регистра сегмента, а второй вход— со вторым адресным входом устройства, прфчем лишь с той его частью, которая означает номер страницы, первый узел коммутации, первый вход которого соединен с выходом сумма- тора, а второй - c третьим адресным входом устройства, означающим номер страницы, данные которой. необходимо ® обнулить в буферной памяти, адресную память, ячейки которой сгруппированы в таблицу, содержащую строки и столбцы, а ячейка адресной памяти хранит номеР страницы, к котоРой принадле- 5 жат соответствующие данные в буферной памяти, узел сравнения, первый вход которого связан с выходом первого узла коммутации, который также соединен со входом записи адресной памяти, две памяти — битов значимости и указателей блока замещения, количество ячеек которых соответствует количеству строк адресной памяти,причем ячейка памяти битов значимости хранит биты, равные единице,в позициях, соответствующих значимым адресам в строке адресной памяти,а ячейка памяти указателей блока замещения хранит позицию адреса в строке адресной памяти, которая будет изменяться при очередном замещении информации в соответствующей строке буферной памяти, регистр задержки, вход которого также соединен со вторым адресным входом устройства, счетчик обнуления,второй узел коммутации, первый вход которого соединен с выходом регистра задержки, второй вход — с выходом счетчика обнуления,а выход- с адресными входами адресной памяти,памяти битов значимости и памяти указателей блока замещения, первый узел управления,выход которого соединен с информационным входом памяти битов значимости, второй узел управления, выход которого соединен информационным входом памяти указателей блока замещения, узел сборки, шифратор, третий узел коммутации, причем выход узла сравнения соединен со входом шиф.Ратора,первым входом первого узла управления и входом узла сборки, выход которого соединен с индикаторным выходом устройства и управляющим входом третьего узла коммутации, узел управления корректором, первый вход которого соединен с выходом памяти битов значимости, который также соединен со вторым входом первого узла управления и управляющим входом узла сравнения, корректор, первый вход которого соединен с выходом узла управления и с выходом памяти указателей блока замещения, который соединен также со вторыми входами узла управления корректором и второго узла управления, дешифратор, вход которого соединен с выходом корректора,.который соединен также со вторым входом третьего узла коммутации, а выход — с третьим входом первого узла управления и управляющим входом адресной памяти, регистр адреса, первый вход которого соединен с выходом третьего узла коммутации, второй вход — с выходом регистра задержки, а выход с адресным входом буферной памяти, кроме того, вход полного обнуления устройства соединен с первыми управляющими входами второго узла коммутации, счетчика обнуления, второго узла управления и с четвертым входом первого узла управления, а

737952 вход частичного обнуления устройства соединен со вторыми управляющими входами первого узла коммутации, второго узла коммутации, сЧетчика обнуления и пятым входом первого узла управления (2). 5

Устройство предусматривает выполнение процессором двух специальных команд! Обнулить сегмент .и Обнулить страницу., По команде Обнулить сегмент в устройство поступает 10 специальный сигнал, который подключает к адресной шине памяти индикаторов значймости счетчик, значение которо-. го изменяется от нуля до максимального. С каждым шагом изменения счетчика устанавливаются в нуль индикаторы значимости соответствующей строки адресной памяти до тех пор, пока все индикаторы не обнулятся. По команде Обнулить страницу в устройство поступает другой сигнал, который также запускает счетчик для адресации памяти индикаторов значимости и адресной памяти. Кроме того, к узлу сравнения подключается шина, по которой поступает номер обнуляемой страницы.

Сравнение с адресами, считанными из адресной памяти, вызывает запись нулей в соответствующие разряды памяти индикаторов значимости. После сравнения со всеми адресами, хранящимися в адресной памяти, индикаторы значи" мости блоков обнуляемой страницы оказываются в О .

В,известном устройстве частичное обнуление является относительно 35 короткой операцией, после которой процессор вновь получает доступ к буферной памяти, причем явление несоответствия между информацией, хранимой в оперативной и буферной памя- 40 тях, не имеет места.

Упомянутое устройство обладает следующей особенностью.

Единицей памяти, которая подлежит 45 .обнулению, является страница фиксированного размера. Как известно, программы в оперативной памяти размещаются вплотную друг к другу (это связано с экономией памяти), а размер 50 их является величиной случайной . Ввод информации также осуществляется массивами переменной длины. Поэтому обнуление страницы в буферной памяти не связано с полным изменением всей страницы в оперативной памяти.

Недостатком упомянутого устройства заключается в избыточном обнулении буферной памяти,а также в последователь» ном характере обнуления буферной памяти,который связан с последовательным считыванием всех ячеек адресной памяти. Все это снижает общее быстродействие вычислительной машины.

Цель изобретения — повышение быстродействия вычислйтельной системы 5 на основе уменьшения избыточности частичйбго обнуления буферной памяти, уменьшения времени частичнога обнуления, сокращения объема памяти.

Поставленная цель достигается тем, что в устройстве, содержащем память битов значимости, адресную память, регистр адреса, Шифратор, блок сборки, причем вход памяти битов значимости и первый вход буферной памяти соединены с выходом регистра адреса, второй вход буферной памяти является информационным входом устройства; а выход буферной памяти является информационным выходом устройства, выход памяти битов значимости является первым индикаторным выходом устрой-. ства, выход блока сборки является вторым индикатЬрным выходом устройства, выход шифратора подключен к первому входу регистра адреса, второй вход которого соединен с первым выходом адресной памяти, первый вход адресной памяти является индексным входом устройства, второй вход адрес- ной памяти является базовым входом устройства, в него введена группа элементов И, группа регистров значимости, дешифратор, счетчик сектора замещения, регистр. заполненности и блок коммутации, при этом-вторые выходы адресной паМяти соединены соответственно с первыми "входами регистров значимости группы и первыми входами элементов И группы, третьи . выходы адресной памяти подключены ко вторым входам элементов И группы, вторые входы регистров значимости группы соединены со входом Полное обнуление устройства, третьи входы регистров значимости группы соединены со входом Частичное обнуление устройства, а четвертые входы регист« ров значимости группы и групйа входов адресной памяти подключены к выходам дешифратора, вход которого соединен с выходом счетчика замещения, первый вход которого соединен. со вторым индикаторным выходом устройства.> выходы . элементов И грунп соединены со входами шифратора и входами блока сборки, при этом адресная память содержит входной регистр индекса, входной регистр базы; группу регистров индекса, группу .регистров базы, группу блоков сравнения индекса и группу блоков сравнения базы> причем вход входного регистра индекса является первым входом адресной памяти, а выход входного регистра. индекса соединен с первыми входами регистров группы индекса, с первыми входами блоков сравнения индексов группы и является первым выходом адресной памяти, выход каждого регистра индекса группы соединен со вторый входом соответствующего блока сравнения индексов группы, а выходи бло737952 ков сравнения индексов группы являются третьими выходами адресной памяти,. вход входного регистра базы соединен со вторым входом адресной памяти, а выход входного регистра базы соединен, :.с первыми входами регистров базы 5 группы и первыми входами блоков сравнения базы группы, выход каждого регистра базы группы" соединен сб вторым .входом соответствующего блока сравнрния базы группы, выходы блоков 10 сравнения базы группы являются вто,рыми входами адресной памяти, а вто.Рые входы регистров базы группы подключены ко вторым входам соответ-" ствующих Регистров индекса группы 15 и являются группой входов адресной памяти. Кроме того выходы регистров значимости группы подключены ко входам регистра заполненности, первым входам блока коммутации и третьим входам элементов И группы, выход регистра заполненности соединен со вторым входом счетчика сектора занятости, а выход блока коммутации соединен с третьим входом счетчика сектора занятости, выход которого подключен ко второму входу блока коммутации .

На фиг.1 представлена схема устрой, ства для частичного обнуления памяти; на фиг.2 — схема, поясняющая работу устройства; на фиг.3 — один из индикаторов значимости.

Схема устройства содержит буферную память 1, память 2 битов значимости, адресную память 3, регистр 4 35 адреса, шифратор 5, блок 6 сборки, входной регистр 7 индекса, входной регистр 8 базы, регистры 9,1-9п индекса, группу блоков 10.1-10.п сравнения индекса, регистры 11.1- 11.п 40 базы, группу блоков 12.1-12.п сравнения баз, блоки 13.1-13.п сОвпадения (группа элементов И), индикаторы

14.1-14.п значимости (группа регист-. ров значимости), индикатор (регистр) 15 заполнения, блок 16 коммутации, указатель (счетчик) 17 сектора замещения, дешифратор 18, индексный вход

19, базовый вход.2О, вход 21 полного обнуления буферной памяти, вход 22 частичного обнуления буферной памяти, информационный вход 23, первый индикаторный выход 24, информационный выход Я5, второй индикаторный выход,26.

В состав индикатора значимости входят триггер 27, схема ИЛИ - 28, схема И - 29, первый вход 30, второй вход 31, третий вход 32, четвертый вход 33, выход 34, устройство для частичного обнуле ния буферной памяти работает следую,щим образом.

Gporp использователя и операционной системы представляют собой совокупность процедур, каждая из 65 которых обладает свойством повторной входимости. Доступ к командам и дан-. ным процедур осуществляется через таблицы управляющих слов — дескрипторов, каждое иэ которых описывает некоторую логическую область памяти произвольной длины. В общей случае дескриптор содержит базу — адрес начала массива некоторой процедуры и количество — величину, определяющую размер массива. Доспут к слову, расположенному внутри массива, осуществляется путем индексирования соответствующего дескриптора.

Сущность этой операции состоит в следующем.

Команды считывания, записи и ветв- ления влючают в себя информацию о расположении дескриптора и смещении относительно базы †инде.Из дескриптора выделяется база и сумМируЕтся с индексом. Полученный таким образом исполнительный адрес идентифицирует расположение требуемого слова в оперативной памяти.

Операционная система осуществляет динамическое распределение основной памяти для объектных сегментов и массивов данных переменных размеров по мере обращения к ним во время выполнения программы. Так как объектные сегменты одного вычислительного процесса не обязательно должны располагаться в памяти последовательно один за другим, память распределяет-, ся с максимальной плотностью. Такая .стратегия размещения сегментов в оперативной памяти позволяет при вводе нового сегмента разместить его на место сегмента приблизительно такого же размера, как и вновь вводимый .

Работа устройства рассматривается на примере применения его в процессоре многопроцессорной вычислительной системы.

Буферная память 1, входящая в состав устройства, является памятью секторного типа и содержит 32 сектора по 16 64-разрядных слов.

Каждый сегмент оперативной памяти логически разделяется на секторы иэ 16 слов. Последние секторы могут быть неполными .. Любой сектор оперативной памяти может быть размещен в любам секторе буферной памяти 1.

Соответствие между секторами информации по оперативной и буферной памятям устанавливается с помощью адресной памяти 3, которая представляет собой память ассоциативного типа.

Ячейки адресной памяти 3 объединены н пары база-индекс так, что каждая ячейка хранит полноразрядную базу сегмента, информация которого размещена в соответствующем секторе буферной памяти, и индекс - номер сектора в сегменте. Базы хранятся в регистрах 11.1-11.п базы, а индексы10

737952

9 замещения. Единица на втором индикаторном выходе 26 означает, что в буфе рн ой пам я т и с ек тор с т ре буемым словом размещен в секторе, номер которого формируется на выходе шифратора 5. К номеру сектора добавляются младшие разряды входного регистра индекса 7, и полученный таким образом адрес поступает на регистр адреса 4. Далее по этому адресу выполняется операция, для которой был выдан запрос. Из памяти 2 битов значимости считывается соответствующий бит. Если он равен единице, производится запись кода с информационного входа

23 в буферную память 1 при операции записи, или считывание слова из буферной памяти 1 на информационный выход 25 при операции считывания °

Если первый индикаторный выход 24 равен нулю, то центральный процессор формирует запрос в оперативную память, после чего считанный блок из четырех слов записывается через информационный вход 23 в буферную память 1 по адресу, определяемому регистром адреса 4, а.в соответствующий разряд памяти битов значимости записывается 1 . Далее возбуждается первый индикаторный выход 24 и операция производится упомянутым выше образом.

Нулевой выход блока 6 сборки после приема запроса на входные регистры

7 индекса и 8 базы означает, что требуемой информации в буферной памяти 1 нет, кроме того, перед .вызовом из оперативной памяти для нее необходимо выделить сектор в буферной памяти 1. Номер нового сектора замещения, который выполнен. в виде счетчика с соответствующей схемой управления. Выход указателя сектора

17 замещения поступает на вход девыхода дешифратора 18 поступает на управляющие входы соответствующей пары регистров из множеств регистров 9.1-9.п индекса и регистров

11.1-ll.n базы и на второй вход соответствующего индикатора значимости, после чего код со входных регистров

7 индекса и 8 базы записывается в соответствующие регистры индекса и базы,. а индикатор значимости устанавливается в 1 . Далее срабатывает соответствующий блок совпадения из ния., а на выходе шифратора 5 вырабаты- вается номер сектора. По номеру сектора в память 2 битов значимости в соответствующую ячейку записываются нули. Далее запрос обрабатывается известным способом. Кроме того, указатель 17 сектора замещения уве- . личивается на единицу. Устройство имеет входы 21 полного и 22 частичв регистрах индекса 9.1-9.п. Особенность адресной памяти, построенной таким образом, состоит в том, что каждая ячейка ее определяет логическую принадлежность информации, хранимой в соответствующем секторе буфер- 5 ной памяти, к некоторой программе, причем номер этой программы по таблице дескрипторов фактически соответствует имени программы. Кроме того, просмотр всех ячеек адресной памяти происходит одновременно, т.е. за один просмотр можно определить все секторы буферной памяти, в которых хранится информация, принадлежащая к некоторой программе.

Подкачка информации из оператив- ной памяти в буферную производится блоками по четыре слова. Наличие требуемой информации в буферной па- мяти 1 определяется индикаторами

14.1-14.п значимости и памятью 2 битов значимости. Единица в индикаторе значимости означает, что соответствующий сектор буферной памяти

1 выделен под размещение в нем информации программы, база которой за- 25 писана в соответствующем регистре базы, а индекс сектора этой информации — в регистре индекса (см.фиг.2).

Память 2 битов значимости является прямоадресуемой, количество ее 30 ячеек равно количеству секторов буферной памяти. 1. Каждая ячейка памяти 2 битов значимости хранит че тыре бита, позиции которых соответ-. ствуют номерам блоков в секторе, а содержимое характеризует занятость или свободность блока.

Запрос в буферную память 1 поступает через .индексный 19 и базовый 20 определяется указателем сектора 17 входы устройства на входные регистРы 40 индекса 7 и базы 8 в виде базы сегмента, где расположено требуемое слово,и индекса, т.е. номера слова в сегмейте.

Информация хранится на входных ре- шифратора 18. Возбужденная шина с гистрах 7 и 8 до тех пор, пока не возбудится первый индикаторный выход

24, что означает конец обслуживания запроса. Содержимое регистров 7 и 8 сравнивается с содержимым регистров " индекса 9.1-9.п и регистров базы

11.1-11.п на блоках 10.1 .-10.п и

12.1-12.п сравнения соответственно.

Выходы блоков 10.1-10.п и 12.1-12.п сравнения поступают соответственно на первые и.вторые входы блоков 13.113.п совпадения. Блок совпадения 55 сработает, если произойдет сравнение множества блоков 13.1-13.п совпаде,Ъходных регистров индекса 7 и базы 8 с соответствующей парой база-индекс .адресной памяти 3, и кроме того, соответствующий индикатор значимости 60 установлен в 1 . Выходы блоков совпадения 13.1-13.п поступают на блок 6 сборки, выход которого соединен со вторым индикаторным выходом

26 устройства и указателем 17 сектора 65

737952

Формула изобретения

Устройство управления буферной памятью, содержащее память битов значимости, адресную память, регистр адреса, шифратор, блок сборки, причем вход памяти битов значимости и первый вход буферной памяти соеди60 ного обнуления буферной памяти. Вход

21 полного обйуления возбуждается при нажатии кнопки обнуЛения на инженерном пульте и сбрасывает весь процессор в исходное состояние. При этом все индикаторы 14 .1-14 .п значимости обнуляются, что делает информацию, расположенную в буферной памяти недо.ступной для процессора.

Вход 22 частичного обнуления возбуждается при обработке процессором команды Обнулить сегмент." . При этом база обнуляемого сегмента поступает через базовый вход 20 устройства на входной регистр базы 8. Наличие единицы на выходе схем 12.1-12.п сравнения, а также возбужденном входе 5

22 частичного обнуления вызывает одновременное обнуление соответствующих индикаторов 14.1-14.п значимости, Что делает информацию обнуляемого сегмента, расположенную в буферной 20 памяти, недоступной для процессора.

После этого буферная память 1 вновь открывается для запросов процессора.

Выходы индикаторов 14.1-14.п значи мости поступают также на входы ин- 25 дикатора 15 заполненности и блока 16 коммутации. Управляющий вход блока

16 коммутации соединен с выходом указателя 1.7 сектора замещения так, что по номеру сектора, определяе- 30 мому, указателем 17 сектора замещения, .блок 16 коммутации подключает ко второму управляющему входу указа.теля 17 сектора замещения соответствующий индикатор значимости. Если первый и второй управляющие входы указателя 17 сектора замещения равны соответственно нулю и единице, указатель 17 сектора замещения корректируется до тех пор, пока не будет . указывать на свободный сектор, т.е. при очередном. назначении нового сектора он будет выбран прежде всего из свободных. Корректировка указателя 17 сектора замещения происходит

Независимо от работы буферной памяти 45

1 и не влияет на обслуживание запросов процессора.

Предлагаемое:устройство для частичного обнуления буферной памяти повышает быстродействие вычнслительной . 50 машины, в состав которой оно- входит, на 1-2Ъ (в зависимости от решаемых задач) эа счет уменьшения избыточности частичного обнуления буферной памятй и уменьшения времени частич- 55 ного обнуления. иены с выходом регистра адреса, второй вход буферной памяти является информационным входом устройства, а выход буферной памяти является информационным выходом устройства, выход памяти битов значимости является первым индикаторным выходом устройства, выход блока сборки является вторым индикаторным выходом устройства, выход шифратора подключен к первому входу регистра адреса, второй, вход которого соединен с первым выходом адресной памяти, первый вход адресной памяти является индексным входом устройства, второй вход адресной памяти является базовым входом устройства, о т л и ч а ю щ е е с я тем, *что, с целью повышения быстродействия и сокращения оборудования, в него введена группа элементов И, группа регистров значимости, дешифратор, счетчик сектора замещения, регистр заполненности и блок коммутации, при этом вторые выходы адресной памяти соединены соответственно с первыми входами регистров значимости группы и первыми входами элементов И группы, третьи выходы адресной памяти подключены ко вторым входам элементов И группы, вторые входы регистров значимости группы соединены со входом Полное обнуление устройства, третьи входы регистров значимости группы соединены со входом частичное обнуление устройства, а четвертые входы .регистров значимости группы и группа входов адресной памяти подключены. к выходам дешифратора, вход которого соединен с выходом счетчика замещения, первый вход которого соединен со вторым индикаторным выходом устройства, выходы элементов И группы соединены со входами ши@патра и входами блока сборки, при этом адресная память содержит входной регистр индекса, входной регистр базы, группу регистров индекса, группу регистров базы, группу блоков сравнения индекса и группу блоков сравнения базы, причем вход входного регистра индекса является первым входом адресной памяти, а выход входного регистра индекса соединен с первыми входами регистров группы индекса, с первыми входами блоков сравнения индексов группы и шляется первым выходом адресной памяти, выход каждого регистра 9 индекса группы соединен со вторым входом соответствующего блока сравнения индексов группы, а выходы блоков сравнения индексов группы являются третьими выходами адресной памяти, вход входного регистра базы соединен со вторым входом адресной памяти, а выход входного регистра базы соединен с первыми входами регистров базы группы и первыми входами блоков сравнения базы группы, 1З

737952

14 выход ка кдого регистра базы группы соединен со вторым входом соответствукщего блока сравнения базы группы, выходы блоков сравнения базы группы являются вторыми входами адресной памяти, а вторые входы регистров базы группы подключены ко вторым входам соответствующих регистров индекса группы и являются группой входов адресной памяти. Кроме того выходы регистров значимости группы подключены ко входам регистра заполненности, первым входам блока коммутации и третьим входам элементов И

10

Источники информации, принятые во вйимание при экспертизе

1. Патент США Р 3693165, кл. G 06 F 9/00, 1972.

2. Патент CBIA М 3979726, кл. С 06 Г 9/00, 1976 (прототип) . группы, выход регистра заполненности соединен со вторым входом счетчика сектора занятости, а выход блока ., коммутации соединен с третьим входом счетчика сектора занятости,. выход которого подключен ко второму входу блока коммутации.

737952

Покева дмеМ вееккю

H_#_nuaenoy

Индикааою з

ЦНИИПИ Эакаэ 2566/8

Тираж 751 Подписное

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4

Юккер о.

Юккер ю айвою

° Миаюю

aeitяеь рр 3/ 33 33 авиа 5 мвмноее и о

/6юикк киот

5Нацимосеи

Инонкаеоо