Одноразрядный сумматор
Иллюстрации
Показать всеРеферат
(72) Автор изобретения
В; И. Кочергин (7I) Заявитель (54) ОДНОРАЗРЯДНЫЙ СУММАТОР < 2
1 С4 Ciú, "2",, Ц Q+
3 444
4" Q.„Я
5 3 4
7 .Я ц
1 0 0 0
1 1 0 0
1 1 0
1 1 1 1
0 1 1 1
0 0 1 1
0 0 0 1
0 0 0 0
Изобретение относится к вычислитель ной технике и предназначается в основном в электроприводах с цифровым управлением.
Известны цифровые устройства элект ропривода, где применяются мяогофазные
5 схемы делителей (счетчиков), имеющие выходные шины прямоугольных напряжений фаз и цифровые выходные шины. Прин. ципы построения принципиальных .схем та о ких делителей на четном и нечетном числе, например R5 .триггеров различны
p) (>)
Однако характер изменения выходных сигналов с плеч этих триггеров при возрастании (убывании) цифр на их выход ных шинах может быть представлено одинаково если в делителе на нечетном чис ле триггеров записать в таблице их. состояний инверсные сигналы с четных триго
repoa. Связь между сигналами -положений триггеров и цифровыми сигналами для схем на четном числе триггеров может быть пояснена на примере четырехфазно
2 го и пятифазного делителя. Лпя четырехфазного делителя эти соотйошения приведены в табл. 1, для пятифазного - в таблице, 2..
Таблица 1
739830 4
Т а б л и ц а 2 логического дешифрирования, а входные
О "О"
О 1"
1 О О О
1 О О
1 1 1 О
1 1 1 1
1 1 1 1
О 1 1 1
О 2"
О 3 ю4ю
1 "5"
1 ФЯФ
1 "7"
1 «8»
0 9"
О 0 1 1
О О О 1
О О
О О
О О
О О
Qarnroe устройст во предназначается для выполнения операции суммирования 25
s приведенных выше кодах.
Известные устройства суммирования, где работы с кодами, имеющими основание И >2, производится преобразование его в двоичный код., сложение чисел в двоичном коде и обратное преобразова ние из двоичного кода в исходный (3).
Недостатком таких устройств ггапггегся многократное преобразование "кодов, 35
: что приводит к увеличению оборудования, . и невысокое быстродействие., Известны устройства суммирования для работы с кодами, имеющими основание, где применяется матричный сумматор, в
40 состав которого входит квадратная матрица размерами и х И. В узлах этой квадратной матрицы расположены двухходовые элементы И, вйходнйе шинй которых сое" дийены с выходными шинами атой матри45 цы через алементы ИЛИ, и матрица сло- . жени@ переноса размерами 2 х 1 ), Отличи» тельной особенностью такого матричного сумматора является высокое быстродействие (2) и (4).
Однако он содержит большое количество элементов и требует дополнительных преобразований из коп в код.
Наиболее близким к изобретению является одноразрядный сумматор,в котором исполь. 5 эуется квадратная матрица размерами,, Й j2.<
rr,g )2,, где входные шины одного слагае- мого соединяются с первыми входами алементов. И-квадратной матрицы через блок
30 шины другого слагаемого соединяются со вторыми входами элементов И этой квадратной матрицы через .последовательно соединенные матрицу сложения переноса размерами 2Х п/2 (блок сложения переноса) и блок инвертирования сигналов, где управляющие входы этих блоков соединены с входной шиной сигнала переноса из младшего разряда, а выходные шины квадратной матрицы соединены с выходом сумматора через другой блок инвертирования, управляющий вход которого соединен с выходом блока логического дешифрирования (51.
Сумматор содержит меньшее число элементов, чем приведенные выше, но оно применимо только для систем на нечетном числе . триггеров (P "-6, 10, 14, ).
Цель изобретения — упрощение сумматора и расширение области et o применения.
Поставленная цель достигается тем, что, в одноразрядном сумматоре, содержащем блоки инвертирования, логическо-, го дешифрирбвания, сложение переноса и матрицу элементов И, первые входы кото« рых соединены с первой группой входов матрицы, выходы элементов И матрицы через элементы ИЛИ подключены к выходам матрицы„которые подключены ко .. входам блока инвертирования, выходы которого подключены к выходу сумматора, входы первого операнда сумматора подключены ко входам блока логического
I T дешифрирования, выходы которого соединены с первой группой вХодов матрицы, входы второго операнда -сумматора соединены со входами блока сложения переноса, управляюший вход блока сложения переноса подключен ко входу переноса сумматора, выходы блока сложения переноса подклю-! чены ко второй группе входов матрицы, управляющий вход блока инвертирования подключен ко входу первого разряда пер вого операнда- сумматора, вторые входы
У элементов,И матрицы, находящихся в 1 строке и 1-м столбце матрицы (1 =1, l1(@ =1... и/2, где )1-осйование системы счисления), для которых s>$ подключены ко второй группе входов матрицы через элементы НЕ, а вторые входы остальных элементов И матрицы подключе-: ны zo второй группе входов матрицы непосредственно.
На фиг. 1 приведена блок-схема,суммвтора; на фиг. 2 - схема матрицы эле»
5 73953 ментов И; на фиг. 3 «схема блока сложения переноса.
Для рассмотрения принята система с основанием И»»-10.
Входные шины первого слагаемого А соединены с входом блока 1 логического дешифрирования, который имеет выходные шины "0" Ч "5" = Q Q
4 Ч 9 - 1 ) 5 1 .1 О У . .
° Выходные шины блока 1 логического дешифрирования соединены с вкодными, шинами первого слагаемого квадратной матрицы 2 элементов И.
Входные шины второго слагаемого квадратной матрицы 2 соединены с входными шинами второго слагаемого суммирующего устройства через блок 3 сложения переноса. Выходные шины матрицы 2 алементов И подключены ко входам блока 4 инвертирования. В узлах матрицы 2 установлены логические элементы 5-29
И. Первые входы элементов 5, 11, 17, 23, 29 И соединены с входной шиной
0" М "5, элементов 6, 12, 18, 24, 25 И - с шиной 1" М 6; элементов
7, 13, 19, 20, 26 И вЂ” с шиной "2 М щ
7»; элементов 8, 14; 15, 21, 27 И с шиной 3" У 8; элементов 9, 10, 16, 22, 28 И - с шиной 4 1 "9".
Входная шина Р,1 второго слагаемого 35
B соединена с вторыми входами алемен— тов 4-9 И; шина Р со вкодами элементов 11-14 И и через злемейт 30 HH co вторым входом элемента 6 И; шпна Р> элементов 17-22 И и через элемент 31
HE со вторыми входами элементов 11, .
15, 16; ш ина Р, элементов 23„24 и . через элемент 32 HE со вторыми входа- . ми алементов 20-22 И на Р со вторым . входом элемента 29 И и через элемент 4
33 HE со вторым входом элементов 25-.;
28 И..
Выходные шины элементов .5, 10, 15, 20, 25 И через элемент 34 ИЛИ соединены с выходной шиной 5 квадратной матрицы 2; выходы элементов 6, 11, 16, 21, 26 И через, элемент 35 ИЛИ - с выходной шиной Sg, выходы элементов
7, 12, 17, 22, 27 И через элемент 36
ИЛИ - с шиной Sy, выходы элементов
8, 13, 18, 23, 28 И через алемент
37 ИЛИ - с шиной, выходы элементов
9, 14, 19, 24, 29 И - с выходной шиной
0 6
Входная шина сигнала переноса С. через элемент 39 НЕ соединена с первыми вкодами алементов 40-44 И, а первые входы элементов 45-49 И соединены непосредственно с этой шиной. Вторые входы элементов 40, 45 И соединены с входной шиной Pq, вторые входы элементов 41, 46 И.«с шиной Р; вторые входы элементов 42, 47 И - а шиной Р, ю вторые входы элементов 43, 48 И - с шиной Р, . Входная шина Р соединена со вторым входом элементов 44 И и через элемент 50 НЕ - со вторым входом элемента 49. Выходы элементов 40, 49 И соединены через элемент 51 ИЛИ
- с выкодной шиной Р1, выходы злеме1нтов 41,45, И через элемент 52 ИЛИс ш ной Р2, вь1ходь1 жементов 42.
46 И через элемент 53 ИЛИ - с шиной
Р, выходы элементов 43, 47 И через
I алемент 54 ИЛИ - с шиной Р4, выходы элементов 44, 48 И через элемент
55 ИЛИ - с шиной Р1
Выходные шины квадратной матрицы элементов И соединяются с выходными шинами сумматора через блок 4 инвертирования, который пропускает сигналы с выходных шин квадратной матрицы 2 без изменения при наличии сигнала на управляющей шине блока 4, которая соединена с входной шиной Ц первого слагаемого, и изменяет все сигналы на обратные при отсутствии сигнала Q
Работу сумматора первоначально рассматривают. при отсутствии сигнала на шине переноса С=О. В этом случае curt I наны слагаемого B будут переданы на вход квадратной матрицы 2 через блок 3 сложения переноса без изменения, так как на первые вкоды элементов 40-44И блока 3 сложения переноса поступают сигналы 1, а на вторые входы поступают сигналы слагаемого В.
При цифрак "0 - "4" слагаемого А (см. табл. 2) Я„-1 и, следовательно, блок 4 инвертирования будет пропускать сигналы квадратной матрицы 2 без изменения на выходные шины сумматора.
В квадратной матрице 3 при цифре
"0" слагаемого А ("0 Ч "5" =. 1) элементы 5, 11, 17, 23, 29 И главной диагонали пропускают сигналы слагаемого Б на выходные Шины суммирующего устройства без изменения, что соответствует сложению цифр слагаемого А с цифрой "0" слагаемого В.
При цифре 1" слагаемого А (1" Ч "6" = 1) Р1 слагаемого В будет
7 739530 8 передан на выходную шину .> ; сигнал ны суммирующего устройства. Когда коP. шину 5 сигнал P - на шину g ды числа В изменяются от цифры "О з
P - на шину 5 сигнал P бу- до цифры «9, на выходных шинах сумми5 дет передан с инверсией на выходную ши- рующего устройства будут соответственну 5 . Все это схематически изображе- > но появляться коды сигналов цифр ну . °
« «
"9 "О что соответствует но на диаграмме 1, где в узлах квадрат- 2, ... 9, 0, что о ной сетки показаны проводящие элементы сложению цифр числа В с цифрой 1 (знак + (плюс) п оводящие без изменения числа А. сигнала, знак - инус) - инвертирующие Сложение цифр слагаемого В с циф) входные сигналы). Эти элементы пропуска- 1ф
). Эт нты пропуска- 1е рой "2 числа А происходит аналогичным ют сигналы слагаемого В на выходные ши- образом, диаграмма 2.
Диаграмма 1
А+В
1 1 1 О О
1 1 1 1 О
1 1 1 1 1
О 1 1 1 1
0 О 1 1
«2««3««4««5« «6«
О О О
О О О
О О О
1 О О
1 1 О
«7" "8" 9"
Диаграмма 2
А+В
1 1
О 1
О О . О О
О О
« 0« «1»
О О
О 0
О О
О О
1 О
«8««gr ных шинах суммирующего устройства будут соответственно появляться коды
В диаграмме 2 при измененйй кодов числа В от цифры "О до 9 на выход"0»
° 8«
7"
«6r
"5
«4«
«3"
«2«
«1"
r1r
r pr
«9
«8«
"7"
r6r
«5« "4
«3«
«2«
1 О
О О
О О
0 О
О О
О 1
1 1
1 1
1 1
1 1
1 1
1 О
О О
О О
О 0
О О
0 1
1 1
1 1
1 1
О О О
О О О
О, О 1
О 1 1
1 1 1
1 1 . 1
1 1 О
О О
О О
1 1
О 1
О О
+ о о
0 . О
«0««1 «
О О О
О О О
О О О
О О 1
О 1 1
1 1 1
1 1 1
1 1 1
1 .1 О
1 О О
1 1 1 О О 0
1 1 1 1 О О
1 1 1 1 1 О
О 1 1 1 1 1
О О 1 1 1 1
«2 3" 4 "5 - 6 "7 ф
73й530 10 матрицы при этом полностью будет совпадать с работой при кодах цифр»0 — 4 числа А, но на выходе сумматора сигналы будут изменены на обратные. Например, при цифре "7 числа А работа сумматора будет описываться диаграммой 3, отличие которой от диаграммы 2 для цифры «2 заключается в инвертировании всех выход- ных сигналов, .что может быть представ10 лено изменением знаков проводящих элементов в узлах квадратной сетки.
Работа устройства при цифрах 3", 4 числа А проходит аналогичным обра« зом.
При цифрах 5 - 9" слагаемого А
Q. =0 i è блок4 инвертирования будет изменять выходные сигналы квадратной матрицы 2 на обратные. Работа квадратной
Диаграмма 3
0 1 1 1
1 1 1 1
1 1 1 1
1 1 1 0
1 1 0 0
1 0 0 0
0 0 0 0
0 0 0 0
0 0 О. 1
0 0 1 1
»6" 0
«5» 0 4 1
»3« 1
«2« 1
«1«
»0.
9" 0
«8 0
«7«Q
А+В
1 1 1 1 1
0 1 1 1 1
0 0 1 1 1
0 0 0 1 1
0 0 0 0 1
«О "1" «2« «3» «4»
0 0 0
0 0 0
0 0 0
1 0 0
1 1 0
»7»»8«»9«
0 0
1 0
1 1
l 1
1 1
«с «r »
Изменение кодов цифр числа В от 0" до «9« при этом будет приводить к изменению кодов на выходе суммирующего уст»» 35 ройства в следующем порядке 7, 8, «9", «О",... 6", что соответствует сложению цифр числа В c öèôðîé "7" числа А и т. д.
Если на суммирующее устройство подается сигнал переноса с младшего разряда С=1, то он поступает на входы элементов 45 — 49 И блока 3 сложения переноса, на другие входы которых поступают коды сигналов цифр слагаемого B. 45
Работа блока 3 сложения переноса при этом будет совпадать с диаграммой 1, что требуется для правильного функционирования сумматора в целом.
По сравнению с известным количество. 50 оборудования в предлагаемом сумматоре уменьшено. Кроме того данный сумматор применим не только для систем с основа» нием " 6, 10, 14,..., ноидля
0=4,6,8, 10, 12, 14..., г
Формула изобретения
Одноразрядный сумматор, содержащий блоки инвертирования, логического дешиф«2 «3» "9» «Q «1« цифр у ° ° ° е r 1 что соответствует сложению цифр числа
В с цифрой 2" числа А. рирования, сложения переноса и матрицу элементов И, первые входы которых соединены с первой группой входов матрицы, выходы элементов И матрицы через элементы ИЛИ подключены к выходам матрицы, которые подключены к входам блока инвертирования, выходы которого подключены к выходу сумматора, выходы первого операнда сумматора подключены к входам блока логического дешифрирования, выходы которого соединены с первой группой входов матрицы, входы второго операнда сумматора соединены со входами блока сложения переноса., управ,ляющий вход блока сложения переноса, подключен ко входу переноса сумматора, отличающийся тем, что, с целью упрощения сумматора и расширения области. его применения, выходы блока сложения переноса подключены ко второй группе входов матрицы, управляющий вход блока инвертирования подключен ко входу первого разряда первого операнда сумматора, вторые входы элементов И матрицы, находящихся (e 1-ой строке и -ом столбце матрицы (1+1... п/2,,3 =1... и/2, где 9 -основание систе4„Пранчишвили П. В. и др. Микро электроника и однородные структуры для построения логических вычислительных, устройств. М., "Наука, 1967, с. 176, рис, 4 .22.
iO 5. Авторское свидетельство СССР по заявке ¹ 2539115, кл. G 06 F 7/385, 1977.
11 7ЭМЗО мы счисления ), для которых j w j — под« ключены ко второй группе входов матрицы через элементы НЕ, а вторые входы остальных элементов И матрицы подключены ко второй группе входов матрицы непосредственно.
Источники информации,, принятые во внимание при экспертизе
1. Авторское свидетельство СССР
Ж 517124, кл. Н 02 М 7/537, 1974.
2. Авторское свидетельство СССР
Ж 532163, кл. Н 02 М 7/537, 1974.
12
3. Шагурин П. П. Транзисторно-гран зисторные логические схемы. М., "Советское радио, 1974 с. 142.
739530
Составитель В, Березкин
Редактор Н. Кравцова Текрек И. Астацош Корректор Ю. Макаренко
Заказ 3048/8 Тираж 751 Подписное UHHHIIH Государственного комитета СССР по делам иаабретений и открытий
113035, Москва, Ж35, Раущская наб., д- .4/5
Филиал ППП Патент, г. Ужгород, ул. Проектная, 4