Устройство для умножения на разрядов множителя

Устройство для умножения на разрядов множителя

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик

<><> 741265 (61) Дополнительное к авт, свид-ву (51)м. Кл.2 (22) Заявлено 2802,78 (21) 2580751/18-24 с присоединением заявки Ио (23) Приоритет

G 06 F 7/39

Государственный комитет

СССР. по делам изобретений и открытий

Опубликовано 150680. Бюллетень ¹ 22 (53) УДК681. З25 (088. 8) Дата опубликования описания 1506.80 (72) Автор изобретения

С.И. Скрипицына (71) Заявитель

Московский ордена Трудового Красного Знамени инженерно-физический институт (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ HA п РАЗРЯДОВ

МНОЖИТЕЛЯ

Изобретение относится к вычислительной технике и может быть использовано в арифметических устройствах циФРОВых Вычислительных машин.

Известно устройство для умножения, содержащее сумматор, регистр множителя, блоки произведения множимого на константы, блоки выдачи произ. ведения множимого на константы со сдвигом и без сдвига (1).

Недостатком такого устройства является его сложность и низкое быстродействие.

Наиболее близким к изобретению является устройство для умножения 15 на и разрядов множителя, содержащее сумматор, блок управления, соединенный с и разрядами регистра множителя, q блоков умножения множимого на константы (2p +1), где q = 20

) " = ек к1

Ек=e„„+P„„++<,к „<,ð =о, „, - 1, выходы которых соединены с информационными входами блоков элементов И, 25 управляющие входы блоков элементов И соединены. с соответствующими выходами блока управления, а выходы соединены с входами коммутатора, выходы которого соединены со входами сумма- З0 тора, управляющие входы коммутатора соедйнены с соответствующими выходами блока управления (2) .

Недостатком известного устройства является его сложность.

Цель изобретения — упрощение устройства.

Цель достигается тем, что устройство для умножения на и разрядов множителя, содержащее накапливающий сумматор, регистр множителя, q блоков умножения на константы (2р т, + 1), ГДЕ q = maX (2С" 2Е1 к ), n =ФК+

+Е „,Е„= Е„„А „,,+ (,Р =О,1,...,()-1),Р (q-1, блоки элементов И, блок управления и коммутатор, причем выходы регистра множителя подключены ко входам блока управления, выход блоков умножения соединены со.входами соответствующих блоков элементов И,выходы коммутатора подключены ко входам накапливающего сумматора, управляющие входы блоков элементов И, коммутатора и накапливающего сумматора подключены к соответствующим выходам блока управления, содержит первый и

Второй блоки сдвига, причем выходы первого блока сдвига подключены ко входам коммутатора, а входы — к выходам второго блока сдвига, входы

741265

0 1,2,3,4,5 6

16 22

32 38

4.8 54

39

55 которого подключены к выходам блоков элементов И, На фиг. 1 представлена функциональная схема устройства для умножения на и разрядов; на фиг. 2 — пример выполнения устройства при п=11.

Устройство содержит регистр 1 множителя, сумматор, 2, блок 3 управления, q блоков умножения на константы 4 (4,42,...,4 ); q блоков элементов И 5/5»,5,...5с ); коммутатор 6, первый блок 7 сдвига, второй. блок 8 сдвига.

Алгоритм функционирования устрой. ства описывается К-характеристическими матрицами чисел, построеннными по следующим законам. Прямоугольная матрица Р,„ строится из последовательности натурального ряда 0-2 1к и с количеством строк 2 к и количество столбцов 2 к, п =ф к»- K q. Матрица

D». по числу столбцов делится íà 2() две подматрицы Р» „» „и D» j„" . Каждый член подматрицы Р„, равен

1к; к сумме членов первого столбца и первой строки подматрицы D»„" ", каждый член подматрицы If„i j равен

1к к разности соответствующих столбцов и строк подматрицы Р» „ j«; Прямоугольная матрица Р„„строится

"к-» Зк-» В аналогичным образом из чисел 0-2 к составляющих первую строку подматри- у) цы D и имеет 2 " строк и

»н н

2 к-» столбцов. Прямоугольная матрица D . » строится аналогичным

"к-а к- образом из чисел 0-2 к-" и т.д.

Прямоугольная матрица Р; .. строится из чисел 0-2 -» и имеет 2 " строк е »» 1,ОК и 2» столбцов.

Требуемое произведение ищется в виде MN = М В, + (В4, » + (B>» Ф (В4 +

+(...+(В„+А )...) М, где М вЂ” множимое, N — множитель, В -„," В „

40 соответствующие члены первйх столбцов характеристических матриц Р»

1ь4

A» — соотв ет ст в ующий чле н первой строки подматрицы Р„. j„ Каждое число В представляется в виде 45

re

В =(р».») 2 т н н гце (re)()o», (e;» ео г(р„+»111, ((3 — целая часть выражения) и, в соответствии сэтим,,каждому значению мно- 5О жителя ставится в соответствие

0 1 2 ...127

256 257 258 383

512 513 . 514 . 639

768 769 770 895

1024 1025 1026 1151

1280 1281 1282, 1407

1536 1537 1538 1663

1792 1793 1794 1919 четыре одновременно действующих сигнала управления, вырабатываемы;. блоком 3 управления. Первый сигнал управления отпирает соответствующий значению (2Р + () блок элементов 5q И содержимого блока умножения, множимого на данную константу 4g, реализуя операцию (2р,„+1) М второй сигнал управления, одновременно с ним поступающий на второй блок сдвига 8, осуществляет сдвиг числа (2Р,„+1) М на требуемое число разрядов влево, реализуя операцию (2Р,„+1)М 2"а 2

Третий сигнал управления поданный на первый блок 7 сдвига, осуществляет сдвиг числа М (2Р„„+1) ° 2" на

Ок разрядов влево, реализуя операцию (2Р,„+1)М 2 2 """ четвертый сигнал управления, подаваемый на коммутатор 6, присваивает данному числу Bj в соответствии со значением (ек +1) -ым РазРЯдом множителя +, если хе,, „=Ои если х (, 1; нужный. знак, в результате чего в сумматор 2 передается значение

В = (2р„,+»)М 2" .2 н. к

Умножение на данный п-разрядныи множитель осуществляется за к тактов, в каждый из которых аналогичным образом вырабатывается один из членов B jÄ.

Пример работы устройства для случая n = 11 (фиг.2) ° При этом устройство содержит регистр 1 мноЖителя, сумматор 2, блок .3 управления, блоки умнОжения множимого на константы

1, 3, 5 и 7 соответственно 4», 4,4э и

44, блоки элементов 5»,5,5э и 54 для выдачи содержимого блоков 4«4

4 и 4 4 умножения соответственно, коммут атор 6, блок 7 сдвига, коммутирующий на своих выходах сдвиг своего входного кода на 0,4 и 8 разрядов влево, блок 8 сдвига коммутирующий на своих выходах сдвиг своего входиого кода на 0,1,2 и 3 разряда влево, выходы 9-22 блока управления подключены к соответствующим управляющим входам блоков 5», 5, 5>, 54, И блоков 7 и 8 сдвига и коммутатора 6.

Для этого устройства строятся следующие характеристические матрицы

-128 -118 -1.

128 138 255 256

384 394 511 512

896 906 1023 1024

1152 1162 1279 1280

1408 1418 1535 1536

1664 1674 1791 1792

1920 1930 2047 2048

-8 -7 — 1

8 9 15 16

24 25 31 32

40 41 47 48

56 57 63 64

741265

Продолжение

64

8 0

96

112

86

102

118

71

87

103

119

72

88

104

120

10 (5

30

Пусть, например, значение множителя равно 1162 — 10010001010. B матрице Dq, число 1162 расположено в правой половине матрицы и ему соответствуют член последнего столбца

1280 и член над первой строкой — 118, число В) = 1280 М =5 2 . 2, для реализации 1280 М возбуждаются управляющие выходы 11, 13, 19 и 20 для передачи в сумматор значения 1280 М, а также выход 22 для введения в. сумматор +1, поскольку 4-й и 8-ой разряды множителя равны единице, означает подачу остальных чисел в сумматор в обратном коде.

В матрице Р„,1„ числу 118 соответствуют восьмая строка и шестой столбец, и значения. 112М и 6 М соот- . ветственно, т.е. В = 112M = — (7 2 ° 5 )M. Знак числа  — отриО, 5

Д1 цательный, "-ак как восьмой разряд числа 1162 равен единице, Реализация числа 1 12М производится с помощью сигналов 12, 14, 18 и

21, в результате чего множимое, Умноженное на 7, из блока 44. через блок 54 подается на блок 8, который сигналом 14 производит его сдвиг на 1 разряд влево, реализуя число

14М, затем блок 7 сигналом 18 прои..водит сдвиг числа 14И на 4 разряда 3 влево, в результате чего на его выходе обр аз Ует ся число l 1 2М, далее коммутатор 6 сигналом 21 выдает на свой выход это число 112И в обратном коде, подавая его в сумматор. В сумматоре образовано число 1280М + 1 +

+ 112М + 1.

Число А -, соответ ст в ующее 6-му столбцу характеристической матрице, равно бМ и так как 4-ый.разряд числа 1162 также равен единице, пере4 дается в сумматор в обратном коде, т.е. А = 6М = (3 2 . 2 ) М реализуется сигналами управления 10, 14, 17 и 21, т.е. множимое, умноженное на 3 с блока 4 произведения множимого на 3 через блок 5 т сигналом 10 подается через блок 8 со сдвигом на

1 разряд влево сигналом 14, через блок 7 без сдвига сигналом 17 и через коммутатор 6 в обратном коде 5 сигналом 21 в сумматор 2, в результате чего в нем образуется значение 1280М+1+112М+1+6М = 128 ОМ+(1+

+(1+112М)+(6М+1) = 1280М-112М вЂ” 6М вЂ” 1162 N — искомое произведение. ,Аналогичным образом реализуется умножение на любое значение множителя и из множества 0-2

Указанное устройство реализует операцию умножения на и-разрядный

73 79 80

89 . 95 96

105 ill 112

121 127 128 множитель за К тактов работы схемы, где -1)-» 3 и имеет значительно меньше

К блоков, чем известное устройство, кроме того поскольку каждый блок произведенйя множимого на константу имеет только один блок элементов И для выдачи своего содержимого, то они конструктивно совмещаются в одном блоке произведения множимого на константу с управляемым выходом.

Устройство умножения на 11 разрядный множитель, выполненное ан алогично известному, имеет 25 блоков элементов И, предлагаемое устройство — 4 блока элементов И и коммутатор и два блока сдвига. Если коммутатор, блоки сдвига и блоки элементов И представить выполненными на двухвходовых элементах И, то известное устройство имеет 25 элементов на 1 разряд мномжмого, а предлагаемое устройство — 12 элементов на. разряд, т.е. количество элементов умен ьшилось вдвое .

Формула изобретении я

Устройство для умножения на и разрядов множителя, содержащее накапливающий сумматор, регистр множителя, g блоков умножения íà константу (2Р „+1), где g = щах (2 к к-

2 ), п =N +(-g, Гк= Р - + Ок- +

Г-2

Р = 0,1,..., (g — 1), блоки элементов И, блок управления и коммутатор, причем выходы регистра множителя подключены ко входам блока управления, выходы блоков Уложения соединены со входами соответствующих блоков элементов И, выходы коммутатора подключены ко входам накапливающего сумматора, управляющие входы блоков элементов И, коммутатора и накапливающего сумматора подключены к соответствующим выходам блока управления, о т л и ч а ю щ ее с я тем, что, с целью упрощения устройства, оно содержит первый и второй блоки сдвига, причем выходы первого блока сдвига подключены ко входам коммутатора, а входы — к выходам второго блока сдвига, входы

Источники инФормации, принятые во внимание при экспертизе которого подключены к выходам блоков элементов И.

1. Авторское свидетельство СССР

Р 255648, кл. G 06 F 7/54, 1968.

2. Авторское свидетельство СССР (по заявке 9 2492995/18 — 24) кл. G 06 F 7/39, 1977 (прототип).

741265

Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Заказ 3326/7

Филиал ППП Патент, r, Ужгород, ул. Проектная,4

Составитель В. Березкин

Редактор Ю. Петрушко Техред Н.Бабурка. Корректор С. Щомак