Умножитель частоты

Умножитель частоты

Иллюстрации

Показать все

Реферат

 

Союз Советских

Соц иалистических

Республик

ОП ИКАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (»)741475 (6! ) Дополнительное к авт. свид-ву

O (5()М. Кл.

Н 03 К 23/02 (22) Заявлено 06, 10.77 (2! ) 2531420/21 с присоединение)и заявки ¹Гоеударстееииый комитет

СССР (23) Приоритет (53) УЙК 621.373. .4(088.8) по делам изобретений и открытий

Опубликовано 15.06.80. Бктллетень № 22

Дата опубликования описания 16.06.80

/ (72) Автор изобретения

Л, E. Шахновский (7!) Заявитель (54) УМ НОЖИТЕХ1Ь ЧА СТОТЫ

Изобретение предназначено для использования в радиоэлектронных установках различного назначения, в частности в электроизмерительной технике.

Известны умножители частоты, содержащие два цифровых дифференцирующих устройства, которые. генерируют импульсы на переднем и заднем фронтах входного импульса, удваивая частоту выходных импульсов..Данный умножитель имеет фикси10 рованный коэффициент умножения, равный двум Я .

Недостатком известных умножителей является недостаточная точность и надежность работы.

Известен также умножитель частоты, содержащий перемножитель, два входа которого соединены с шинами управления, а выходы через первый блок логических элементов И соединены со входами делителя частоты, один из выходов которого соединен с первым входом одного ключа, выход которого соединен со входом счет чика импульсов, а другие выходы делите2 ля частоты через второй блок логических элементов И соединены с соответствующие ми входами блока коррекции, выход которого соединен с первым входом второго делителя частоты, выход которого соединен з первым входом блока управления, второй вход которого соединен с выходом генератора тактовой частоты и первым входом второго ключа, выход которого соединен со входом первого делителя частоты, третий вход блока управления соединен с шиной пуска, а выходы счетчика импульсов через третий логический блок элементов И соединены со входами третьего делителя частоты, выход которого соединен со входом блока коррекции, дополнительный выход которого соединен с одним из входов третьего делителя частоты, причем второй вход блока коррекции соединен с шиной управления, а выходы управления упомянутых перемножителя блоков логических элементов И, делителей частоты, ключей, счетчика импульсов и блока коррекции соединены с выходом блока управ3 7414 ления, а четвертый вход второго делителя частоты соединен с четвертой шиной упра вле ния (2j .

Недостатком этого умножителя частоты является узкий диапазон. изменения коэффи- 5 циентов умножения, невысокая точность и несоответствие формы выходного сигнала форме входного сигнала.

Цель изобретения - улучшение соответ ствия формы выходного сигнала форме Ip входного сигнала.

Поставленная цель достигается тем, что в умножитель частоты, содержащий перемножитель, два входа которого соединены с шинами управления, а BbIxogbI через 6JIQK логических элементов И соединены со входами делителя частоты, один из выходов которого соединен с первым входом одного ключа, выход которого соединен со входом счетчика импульсов, а другие выходы делителя частоты через второй блок логических элементов И соединены с соответствующими входами блока коррекции, выход которого соединен с первым входом второго делителя частоты, выход которого соединен с первым входом блока управления, второй вход которого соединен с выходом генератора тактовой частоты, и первым входом второго ключа, 30 выход которого соединен со входом первого делителя частоты, третий вход блока управления соединен с шиной пуска, а выходы счетчика импульсов через третий логический блок элементов И соединены со входами третьего делителя частоты, выход

35 которого соединен со входом блока коррек« ции, дополнительный выход которого соединен с одним из входов третьего делителя частоты, причем второй вхоц блока коррек40 ции соединен с шиной. управления, авходы управления упомянутых перемножителя блоков логических элементов И, делителей частоты, ключей, счетчика импульсов и,блока коррекции соединены, с выхо45 дом блока управления, а четвертый вход второго делителя частоты соединен с четвертой шиной управления, введены три дополнительных ключа, блок памяти, преобразователи код-напряжение и напряжениекод, анализатор формы и анализатор пери50 ода входного сигнала и формирователь импульсов, один вход которого соединен со входной шиной и первыми входами анализатора формы и анализатора периода вход55 ного сигнала, вторые входы которых подключены к выходу блока управления и ко входам управления формирователя импульсов дополнительных ключей, преобразова75 ф телей напря>кение-код и код-напряжение, блока памяти, а выходами анализатора формы и анализатора периода соединены с дополнительными входами блока управления, первый вход которого соединен со вторым входом двух дополнительных ключей, выходы которых соответственно соединены со входами преобразователя напряжение-код и блока памяти, информационные входы которого соединены с выходами .преобразователя напряжение-код, а выходы - со входами греобразователя код-напря>кение, при этом второй вход третьего дополнительного ключа соединен с выходом генератора тактовой частоты, а выход — с дополни-. тельным входом третьего делителя частотые

На чертеже приведена структурная электрическая схема умножителя частоты.

Умножитель частоты содержит перемножитель 1, первый блок 2 логических элементов И, первый делитель 3 частоты, второй блок 4 логических элементов И, блок

5 коррекции, второй целитель 6 частоты, генератор 7 тактовых импульсов, ключи

8 и 9, счетчик 1.0 импульсов, третий блок

11 логических элементов И, третий делитель 12 частоты, формирователь 13 импульсов, блок 14 управления, ключи 15, 16 и 17, анализатор 18 формы входного сигнала, анализатор 19 периода входного сигнала, преобразователь 20 напряжениекод, блок 21 памяти и преобразователь

22 код-напряжение.

Умножитель частоты работает следу>оаим образом.

В исходном состоянии все делители частоты, счетчики импульсов и блок памяти очищены, ключи 8, 9, 15, 16 и 17 закрыты.

Переключателю 1 задаются код числителя rn коэффициента умножения и код числа дискрет р на период входного сигнала, Делителю 6 частоты задаются коды числителя rn и знаменателя и коэффициента умножения К= m/ä.

Блоку коррекции задается код допустимой погрешности g 7 периода выходного сигнала умножителя.

Пусковой сигнал подается на вход блока 14 управления, по сигналам которого перемножителем 1 перемножаются коды

rn и р, результат умножения заносится через блок 2 логических, элементов И в делитель 3 частоты (коэффициент деления делителя 3 частоты устанавливается равным mp) и запускается формирователь 13

Умножитель .частоты, содержащий перемножитель; два входа которого соедине ны с шинами управления, а выходы через первый блок логических элементов И сое55 динены со входами. делителя частоты, один из выходов которого соединен с первым входом одного ключа, выход которого соединен со входом счетчика импульсов, а другие выходы делителя частоты через втогде F - частота входного сигнала. х

Преобразователь 20 напряжение-код осуществляет дискретизацию входного сигнала F в моменты времени, задаваемые

5 741475 6 импульсов, который измеряет длительность выходными импульсами.делителя 6 часпериода входного сигнала и выдает в блок тоты.

14 управления импульсы с периодом сле- Коды дискрет входного. сигнала фиксидования, равным периоду Т входного сиг- руются в блоке 21 памяти. нала. По первому выходному импульсу фор- 5 По третьему выходному импульсу формирователя 13 импульсов блоком 14 управ- миРователя 13 импульсов, к моменту выления открываются ключи 8 и 9, через rco Работки которого в блоке 21 памяти заторые в течение периода времени Т в фиксировано Р дискрет входного сигнауправляюший счетчик 10 импульсов будет ла, блоком 14 управления вырабатываются введено число сь, равное целой части чис- 10 сигналы, по которым прекращают работу преобразователь 20 напряжение-код, очи1" а — д 4 ла С = — =q — где И=1 Т вЂ” чис- шается делитель 6 частоты и его коэффило им льсов генера ра 7 тактовой час - циент делениЯ УстанавливаетсЯ Равным 1 т т а пе-ио д - остаток 1 - закрывается ключ 14 и открывается ключ пульсов, накопленный в делителе 3 частс!

5 16.

Tbl к моменту выработки второго выходного им льса формирователя 13 им ульсов. импульсами делителя 6, частота следоваПо второму выходному импульсу фор- „, „,, 4 г „ мирователя 13 импульсов блоком 14 управления закрываются ключи 8 и 9, со 20 осУшествлЯетсЯ циклическое считывание держимое счетчика 10 импульсов через кодов дискрет входного сигнала из блока блок 11 логических элементов И заносится в делитель 12 частоты (коэффициент

К оды дискрет входного сигнала постуделения этого делителя .устанавливается лают из блока 21 памяти в и ео

25 тель 22 код-нап яжение на выхо е которавным q ), содержимое делителя 3 частоты через блок 4 логических элементов И заносится в блок 5коррекции,,открываз /Р = к ются ключи 15 и 3.7, запускается преоб-. 4 З разователь 20 напряжение-код. форма которого повторяет форму входного

Через открытый ключ 17 импульсы ге- сигнала. нератора 7 тактовой частоты т поступа- При изменении формы входного сигнают в делитель 12 частоты, на выходе ко- ла или длительности его периода, соответторого формируется последовательность ственно анализатором 18 формы входного импульсов с периодом следования с=с /1,,сигнала или анализатором 19 периода

О З5 . подаюшаяся в блок 5 коррекции. входного сигнала вырабатывается сигнал, Последнее осуществляет временной за- по которому блок 14 управления устанавдержкой и изменением коэффициента деле- ливает все элементы умножителя в исходния делителя 12 частоты на единицу кор- ное состояние, и затем умножитель часторекцию временного положения выходных ты .автоматически начинает работу сигнала..

40 импульсов делителя 12 частоты так, что- Настояший умножитель частоты позвобы погрешность момента появления. каждо ляет сохранить форму сигнала при умноже» го импульса не превышала допустимую по- нии его частоты, при этом погрешность грешность и Т периода выходного сигнала периода выходного сигнала умножителя умножителя. Таким образом, импульсы на не превышает заданной допустимой погреш45 выходе блока 5 коррекции имеют с необ- ности. ходимой точностью период следования

<=9 с N/ ÐIî х / т р . С выхода делителя 6 частоты HG выход которого пс- Ф о р м у JI а и з о б р е т е н и я даются выходные импульсы корректирующего блока 5 коррекции снимается импульс ная последовательность частоты

741475 8 е- лизатор периода входного сигнала и формирователь импульсов, один вход которого соединен со входной шиной и первыми входами анализатора формы и анализатора нем s риода входного сигнала, вторые входы которых подключены к выходу блока управления и ко входам управления формировате- . ля импульсов дополнительных ключей, прео- образователей напряжение-код и код-напря10 жение, блока памяти, а выходами анализаы- тора формы и анализатора периода соединены с дополнительными входами блока управления, первый вход которого соеди« нен со вторым входом двух дополнительа ных ключей, выходы которых соответственно соединены со входами преобразователя напряжение-код и блока памяти, информао- ционные входы которого соединены с вы1ия, ходами преобразователя напряжение-код,а

>О выходы - со входами преобразователя код-напряжение, при этом второй вход третьего дополнительного ключа соединен с выходом генератора тактовой частоты, G выход - с дополнительным входом третьего делителя частоты. рой блок логических элементов И соедин ны с соответствуюшими входами блока коррекции, выход которого соединен с первым входом второго делителя частоть выход которого соединен с. первым входо блока управления, второй вход которого соединен с выходом генератора тактовой частоты и первым входом второго ключа выход которого соединен со входом перв го делителя частоты, третий вход блока управления соединен с шиной пуска, а в ходы счетчика импульсов через третий блок логических элементов И соединены со входами третьего делителя частоты, выход которого соединен со входом блок коррекции, дополнительный выход которо

rî соединен с одним из входов третьего делителя частоты, причем. второй вход бл ка коррекции соединен с шиной управлеь и входы управления упомянутых перемножителя блоков логических элементов И, делителей частоты, ключей, счетчика им пульсов и блока коррекции соединены с выходом блока управления, а четвертый вход второго делителя частоты соедине с четвертой шиной управления, о т л ич а ю шийся тем, что, с целью улучшения соответствия формы выходного сйт нала форме входного сигнала, в него введены три дополнительных ключа, блок па-, мяти, преобразователи код-напряжение и напряжение-код, анализатор формы и анаИсточники информации, принятые во внимание при экспертизе

1, Патент США № 3786357, кл. 328-38, 15.01.74.

2. Патент США ¹ 3806821, кл. 328-34 23.04.74.