Цифровое множительно-делительное устройство

Цифровое множительно-делительное устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик (61) Дополнительное к авт. саид-ву (22) Заявлено 1L0478 (21) 2605068/18 — 24 (5 )+ КЛ

2 с присоединением заявки ¹ (23) Приоритет

С 06 F 7/39

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано250680. Бюллетень ¹ 23

Дата опубликования описания 250680 (53) УДК 681. 325 (088.8) (72) Авторы изобретения

В.О. Курт — Умеров и В.Г. Гордиенко (71) Заявитель

Украинский заочный политехнический институт (54) ЦИФРОВОЕ МНОЖИТЕЛЬНΠ— ДЕЛИТЕЛЬНОЕ

УСТРОЙСТВО

Изобретение относится к вычислительной технике и может найти применение при построении специализированных вычислительных устройств, применяемых в системах автоматического управления и контроля, особенно при переработке информации от инерционных объектов.

Известно делительное устройство, содержащее фиксаторы уровня делителя и делимого, вариаторы значений, интегрирующий усилитель и блок результата. Для обеспечения деления знакопеременных аналоговых величин в устройстве установлен подключенный к вариаторам значений делимого и делителя блок суммирования, а также блок сравнения амплитуд,подключенный ко входу блока результата.

Быстродействие данного устройства определяется отношением входных величин х и f: Г = К у (11.

При большом значении входной величины х быстродействие этого устройства невелико. К недостаткам данного устройства также следует отнести недостаточные функциональные возможности. за

Наиболее близким техническим решением к данному изобретению является цифровое множительно-делительное устройство, содержащее двухканальный преобразователь код-частота, два счетчика импульсов, регистр сомножителя и. схему сравнения, причем счетные входы счетчиков. соединены с выходами двухканального преобразователя код-частота, выходы первого счетчика импульсов соединены с первой группой входов схемы сравнения, вторая группа входов которой соединена с выходом регистра сомножителя (2) .

При вычислении выражения и †-

z ° х все операций в этом устройстве осуг ществляются за время Г=К-. При знах чительных величинах z это время также оказывается значительным. Например й=z- ч 91 ° 94 х 90

Коэффициент К Для простоты решения можно принять равным 1. Тогда с=-= — = 1 ед. времеz 91 х 90 ни.

Цель изобретения — повышение быстродействия.

742935 где y+ ду, Ч+дЧ

Поставленная цель достигается тем, что в цифровое множительно-делителЬное устройство дополнительно ннеденИ ячейки памяти, блоки вычитания, семь групп элементов И, регистр сдвига, элемент ИЛИ, блок суммирования, причем выходы блоков вычитания с

nepSoro по пятый соединены со входами соответствующих ячеек памяти, выходы которых соедииена со входами вычитаемого блоКов вычитания, а входы уменьшаемого с-.первого по четвертый блоков нычитанйя являются входами устройства.

Входы уменьшаемого пятого блока вычитания соединены с выходами блока суммирования, первая группа входов 15 которого. соединена с выходом второго счетчика импульсов, вторая группа входов — с выходами четвертого блока вычитания, а третья группа входов с выходами пятой ячейки па- 20 мяти и входами уменьшаемого шестого блока вычитания, входы вычитаемого которого соединены с выходами четвертой ячейки памяти, выходы первого, второго и третьего блоков вычи- 25 тания соединены соответственно через элементы И первой, четвертой и Шестой группы со входами регистра сомножителя, выходы первой ячейки паМяти, шестого блока вычитания, входы уменьшаемого второго блока вычитания соединены соответственно через элементы И второй, третьей и сеЦьмой групп соединены с первой группой входов двУхканального преоб- 35 разователя код-частота, вторая группа входов которого соединена через пятую группу элементов И со входами умбньшаемого третьего блока вычитания, первый выход регистра сдвига соединен с управляющими входами пер- 40 ного и третьего элементов И и с первым входом элемента ИЛИ, второй выход — с управляющими входами элементон И второй и четвертой групп и со втОрым входом элемента ИЛИ, а третий выход с управляющими входами элементов И шестой и седьмой групп и третьим входом элемента ИЛИ, выход которого соединен с управляющими вхОдами элементов И пятой группы, 50 выход схемы сравнения подключен к управляющему входу регистра сдвига.

На чертеже представлена блок-схема цифрового множительно-делительного устройства. устройство содержит блоки 1-5. выМЙтания и ячейки 6-10 памяти, служащие для запоминания входных величин и их приращений, причем выходы ячеек памяти соединены со входами блбков вычитания, элемент 11 ИЛИ 60 и элемент 12 И пятой группы, блок

13 вычитания, ко входам которого подключены выходы ячеек памяти 9 и 10, элементы 14-19 И первой, второй, третьей и четвертой, шестой и седьмой 65 групп двухканальный преобраэонатель 20 код-частота, служащий для преобразования двух кодов н дне частоты, к одному иэ нходон которого через элементы 15, 16 н 19 И соответственно подключен выход ячейки 6 памяти вход блока 13 вычитания и выход блока 13 вычитания, а ко второму входу — вход блока 3 вычитания через элемент 12 И; дна счетчика

21 и 22 импульсов, входы котэрых соединены с выходами преобразователя

20, схему 23 сравнения, определяющую равенство кодов, регистр 24 сомножителя для хранения одного нз сомножителей, причем выход счетчика импульсов 21 соединен со входом схемы 23 сравнения, со вторым входом которой соединен выход регистра 24,нход регистра 24 соединен с выходами блоков 1-3 вычитания через элементы

14, 17 и 18 И соответственно, блок

25 суммирования, ко входу которого подсоединен выход счетчика 22 импульсов, а выход его является выходом устройства и он же соединен со входом блока 5 вычитания, регистр 26 сдвига, служащий для управления функционированием устройства: элемент 27 ИЛИ, причем вход регистра

26 сдвига соединен с ныходом схемы

23 сравнения, а выходы — c управляющими входами элементов 12, 14-19

И и со входами элемента 27 ИЛИ.

Устройство осуществляет множительх ч но-делительную операцию вида z= †.-+W с использованием принципа слежения за изменением входных величин, т.е. устройство производит вычислительные операции не с самими входными неличинами, а с их приращениями.

Алгоритм функционирования устройства определен при помощи вычисления для приведенного выше выражения конечноразностного уравнения вида: 3+дЧ X. %-z дZ» дХ+ д + дМ+дФ, М+дЧ Ч+дЧ v+ +и — текущие значения входных величин;

x, W, z. — предыдущие о значения входных величин»

, z, дх, ду, дЧ, аЫ, — приращения входных величин.

Реализация данного выражения производится с помощью трех доразнерток, осущестнляемых последовательно по величинам д х, ду и дЧ

Величины х+дх, y+ y, V+ дЧ, М+д|Ч, являющиеся текущими нходными величинами, поступают на входы блоков 1-5 нычитания на вторые входы которых поступают предыдущие значения входных величин, записанные ранее и ячейки

6- 10 памяти. Таким образом, на ны742935 ходах блоков 1-5 вычитания образуются приращения входных величин дх, ду, дЧ,

Иножительно-делительная операция осуществляется за 4 такта. В первом такте сигнал с первого потенциального выхода регистра 26 сдвига поступает на управляющие входы элементов

14 и 16 И и через элемент 11 ИЛИ на управляющий. вход элемента 12 И и открывает их. Одновременно с первого импульсного регистра 26 сдвига через элемент 27.ИЛИ формируется сигнал на установку счетчиков 21 и 22 в нулевое положение. Таким образом, через элемент 16 И на один иэ входов преобразователя 20 поступает сигнал

Ч+дЧ со входа блока 2 вычитания.На

Второн вход преобразователя 20 пос- 2р тупает сигнал у+ду со входа блока

3 вычитания через элемент 12 И. Счетчик 21 заполняется импульсами, поступающими с одного из выходов преобразователя 20 с частотой 25

f1 = К(Ч+дЧ) . (где

К вЂ” коэффициент пропорциональ.ности, Ч+дЧ вЂ” код числа, поступающий Зр на один из входов преобразователя 20.

Одновременно счетчик 22 заполняется импульсами, поступающими со. второго выхода преобразователя 20 с час- 35 тотой

f = к (у+ду), где у+ду — код числа, поступакщий на второй вход преобразователя 20.

Как только число, накопленное счетчиком 21, станет равным числу дх, хранящемуся в регистре 24, схема

23 равнозначности формирует импульс, который установит регистр 26 сдвига в следующее положение. Это вызывает закрывание элементов 14 и 16 И и закрывание элемента 12 И на период переключения.

Время, в течение которого записывалась информация в счетчики, опре. 5Р деляется выражением дХ

y(g дм)

По истечении этого времени счетчик 22 зафиксирует число 55

Я = (1И-z.) дЧ

Ч+дЧ

Операции считывания, установки нулей и разрешений записи в ячейки памяти осуществляются устройствами, входящими непосредственно в вычислительный или управляющий коьичлекс (на чертеже не показаны).

6Р

При поступлении результата вычислений в вычислительную машину она посылает импульс на вход регистра 26 сдвига, разрешающий последующую работу устройства.

М Г 14(+дя) - (q + g), 1 Ч+дЧ т.е. первое слагаемое в выражении алгоритма вычислений. Это слагаемое в блоке 25 суммирования суммируется с величиной дФ и величиной z„ поступающими в блок суммирования в начале функционирования.

При установке регистра 26 сдвига во второе положение со второго импульсного выхода регистра сдвига через элемент 27 ИЛИ формируется импульс на установку счетчиков 21 и

22 в нулевое положение. Со второго потенциального выхода регистра 26 сдвига сигнал поступает на управляющие входы элементов 15 и 17 И, а через элемент 11 ИЛИ вЂ” на управляющий вход элемента 12 И и открывает их. Через элемент 15 И на один из входов преобразователя 20 поступает величина х с выхода ячейки 6 памяти; через элемент.17 И в регистр 24 поступает величина ду, на второй вход преобразователя 20 поступает величина V+@V через элемент 12 И.

В устройстве происходят процессы, аналогичные описанным выше, и на выходе счетчика 22 формидЧ руется второе слагаемое N<= Ч Х, которое суммируется с числом, уже имеющимся в блоке суммирования 25.

В третьем такте открываются элементы 12, 18 и 19 И, на один вход преобразователя 20 поступает величина W-z, на второй его вход поступает величина Ч+дЧ, на вход регистра 24 — величина дЧ. На выходе счетчика 22 формируется третье слагаемое и суммируется в блоке 25 суммирования с имеющимся там числом.

В четвертом такте с четвертого импульсного выхода регистра 26 сдвига формируется сигнал на считывание результата вычислений л+дг с выхода блока 25 суммирования и на разрешение записи имеющихся входных величин в ячейки 6-10 памяти. Таким образом, входные величины, выполнявl шие в вычислении роль текущих величин, записываясь в ячейки памяти, становятся предыдущими, величины, поступающие на входы блоков 1-5 вычитания от внешних источников, становятся текущими, а на выходах этих блоков вычитания формируются новые приращения входных величин.

742935

Быстродействие устройства определяется следующим образом

Сравнительные испытания на цифровой модели данного следящего цифрового множительно-делительного устройства с известным показали, что при текущих:значениях входных величин: к+ах=100 > у+ау = 100, V+aV = 100, предыдущих значениях

x . 90, у = 90, v =- 90, т.е. изменении входных параметров до 10%, при которых ах = 10, y = 10, aV = 10, вреМя решения Ср ш = 0,3 ед, времени, т.е. время решения в сравнении с имеющимся множительно-делительным устройством, сокращено более чем в 3 раза.

Формула изобретения

Цифровое множительно-делительное устройство, содержащее двухканальный преобразователь код-частота, два счетчика импульсов, регистр сомножитедя и схему сравнения, причем счетные входы счетчиков импульсов соединены с выходами двухканального преобраэователя код-частота, выходы первого счетчика импульсов соединены с Первой группой входов схемы сравнения, вторая группа входов которой соединена с выходом регистра сомножителя, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в него дополнительно введены ячейки памяти, блоки вычитания, семь групп элементов И, регистр сдэига, элемент ИЛИ, блок суммироваиия, причем выходы блоков вычитания с первого по пятый соединены со входами соответствующих ячеек памяти, выходы которых соединены со входами вычитаемого блоков вычитания, а входы уменьшаемого с первого по четвертый блоков вычитания являются входами устройства, входы уменьшаемогс пятого блока вычитания соединены

5 с выходами блока суммирования, первая группа входов которого соединена с выходом второго счетчика импульсов, вторая группа входов — выходами четвертого блока вычитания, а третья

1п группа входов с выходами пятой ячейки памяти и входами уменьшаемого шестого блока вычитания, входы вычитаемого которого соединены с выходами четвертой ячейки памяти, выходы первого, второго и третьего блоков вычитания соединены соответственно через элементы И первой, четвертой и шестой группы со входами регистра сомножителя, выходы первой ячейки памяти, шестого блока вычитания, входы уменьшаемого второго блока вычитания соответственно через элементы И второй, третьей и седьмой групп соединены с первой группой входов двухканального преобразователя код-частота, 25 вторая группа входов которого соединена через пятую группу элементов И со входами уменьшаемого третьего блока вычитания, первый выход регистра сдвига соединен с управляющими

30 входами первого и третьего элементов И и с первым входом элемента ИЛИ, второй вход — с управляющими входами элементов И второй и четвертой групп и со вторым входом элемента ИЛИ, а

g$ третий выход с управляющими входами элементов И шестой и седьмой групп и третьим входом элемента ИЛИ, выход которого соединен с управляющим входом элементов И пятой группы, выход схемы сравнения подключен к управляющему входу регистра сдвига.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

45 Р 165584, кл. 6 06 Р 7/30 1963

2. Авторское свидетельство СССР

Р 310257, кл. G 06 G 7/16, 1970 (прототип).

742935

y ä У

_#_taV ага МАГ

Заказ 3619/15

Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Филиал ППП "Патент", г. Ужгород, ул. Проектная,4

Составитель Т. Плешев

Редактор Т. Киселева Техред Н. Бабурка Корректор Ь. Папп