Устройство для формирования адреса
Патент 742939
Авторы
Классы МПК
Устройство для формирования адреса
Иллюстрации
Реферат
Союз Советских
Социалистических
Республик
ОПИСАНИЕ
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ
< >742939 (61) Дополнительное к авт. саид-ву (22) Заявлено 230178 (21) 2572945/18 — 24 с присоединением заявки ¹ (23) Приоритет
Опубликовано 250680 Бюллетень Йо 23
Дата опубликования описания 250680 (s>)w. K,..>
G06 F 9/20
Государственный комитет
СССР но делам изобретений н открытий (53) УДК 681. 327. 11 (088.8) (72) Авторы изобретения
В.В. Чинков, В.Н. Кузнецов и В.П. Герасимов (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ФОРМИРОВАНИЯ АДРЕСА
Изобретение относится к вычислительной технике и может быть использовано для ввода телеметрической информации в ЭВМ.
Известны устройства для формирования адреса информационного канала, содержащие память, регистры и коммутаторы, выполняющие функции выбора канала и формирования его адреса (1) .
Недостатком этих устройств является низкое быстродействие.
Наиболее близким к предлагаемому по технической сущности является устройство для селекции информацион- 15 ных каналов и сопряжения канала с
ЭВМ, содержащее блок оперативной памяти, выход которого соединен со входом регистра числа, счетчик канальных импульсов, соединенный с 20 канальным и маркерным входами устройства, и декодирующую матрицу, в котором в качестве декодирующей матрицы использовано ОЗУ, первый выход которого через регистр фазы подключен к элементу сравнения, а второй является выходом устройства, причем маркерный вход устройства до- полнительно соединен с установочными входами регистра фазы и счетчика 30 адреса выбираемого канала, выход которого соединен с адресным входом ОЗУ, к второму входу элемента сравнения подключен выход счетчика канальных импульсов, а выход элента сравнения соединен с управляющим входом ОЗУ и счетным входом счетчика адреса выбираемого канала (2).
Недостаток этого устройства заключается в низком быстродействии и большом объеме памяти при обслу:.ивании информационных каналов адресной структуры.
Цель изобретения — повышение быстродействия.
Поставленная цель достигается тем, что в устройство, содержащее блок памяти, соединенный управляющим входом с управляющим входом устройства, а информационным выходом со входом регистра числа, введены регистр адреса, два дешифратора, сумматор, две группы элементов И и коммутатор, причем информационный и управляющий входы регистра числа подключены соответственно к адресному и управляющему входам устройства, выходы группы старших разрядов — к ацресному входу блока памяти, а выходы группы младших разрядов — к соответствующим
742939
%ходам первой группы коммутатора и соответствующим входам первого дешифратора, выходы которого соединены с первыми входами соответствующих элементов И первой группы, вторые вхоДы которых подключены к соответствующим выходам группы младших раз,рядов регистра числа, а выходы — через второй дешифратор к соответствующим разрядам первого входа сумматора, разряды второго входа которого соединены с соответствующими выходами группы старших разрядов регистра числа, а выходы — с первыми входами соответствующих элементов И второй .группы, выходы которых являются соответствующими выходами устройства а вторые входы подключены к -соответствУющим выходам коммутатора, входы второй группы которого соединены с соответствующими выходами группы млацших разрядов регистра числа.
На чертеже представлена блок-схема устройства..
Устройство содержит блок 1 памяти, регистр 2 числа, регистр 3 адреса, коймутатор 4, дешифраторы 5 и 6,сумматор 7, элементы 8 и 9 И первой и второй групп, адресный вход 10 устройства, управляющий вход 11 устройства и выход 12 устройства.
Устройство работает следующим образом.
Предположим, что требуется выбрать и сформировать адрес канала с номером 45 (101101) . При составлении программы общее количество информационных каналов 64 разбивается на 4 группы по 16 каналов. Каждая группа информационных каналов записывается в одну строку блока 1 (16 ячеек под номер канала и 6 ячеек под вторичный адрес). Все 64 канала размещаются в 4 строках блока 1: в первой строке каналы 0 — 15, во второй—
16-31, в третьей — 32-47, в четвертой — 48-63.
Пусть, например, необходимо производить селекцию и формирование адресфв .следующих информационных каналов:
2,5,6,7,10,12,13,14,33,36,37,42,43, 44,45,46, причем адресом второго канала является число 1, пятого—
2, шестого — 3,..., четырнадцатого—
8, тридцать третьего — 9,..., сорок пятого — 15, сорок шестого — 16. При этом выбор и посылка адресов в каналЫ, номера которых не указаны, запре" щается. Признаком их селекции является -единица, записанная в ячейки блока 1, которые соответствуют перечисленным каналам. Начальный вторичНый адрес в первой строке присваивается каналу 2. Формирование вторичНых адресов для других каналов, находящихся в этой строке, происходит
Путем суммирования начального адреса с количеством единиц, расположенных в левой части строки, от признака их селекции; Например, если 2-му каналу присвоить вторичный адрес 000000 (все нули), то 5-му каналу будет присвоен адрес 100000, а 14-му каналу — 111000 (здесь и ниже— младшие разряды слева) . При записи программы для формирования вторичных адресов каналов, предназначенных для селекции и расположенных во 2-ой, 3-ей или 4-ой строках блока 1, необходимо учитывать количество вторичных адресов, присвоенных в предыдущих строках. Для информационных каналов первой строки, подлежащих селекции, формируется восемь вторичных адресов 000000—
111000, следовательно в третьей строке начальный вторичный адрес должен быть больше, чем восемь вторичных адресов первой строки (000100) .
Этот начальный вторичный адрес присЗ) ваивается 33-му информационному каналу. Вторичные адреса следующих информационных каналов, подлежащих селекции, формируются аналогично каналам первой строки блока 1.
25 Шестиразрядное адресное слово поступает на регистр 3. Выходная информация регистра 3 делится на четыре.младших разряда (1011) и два старших (01), последние являются адресом чтения блока 1. По этому адресу считывается информация 3-ей строки, кото" рая переписывается в регистр 2. Младшие разряды .гоступают на дешифратор
5, на выходе которого формируется
35 унитаРный код, с количеством. единиц, равный числу, представленному младшими разрядами в двоичном коде. В данном случае это число равно 13 и, соответственно, на выходе дешифратора 5 формируется унитарный код из
40 13 единиц, который управляет работой элементов 8 И, на другие входы которых поступает информация с регистра
2. Так как унитарный код имеет 13 единиц, что разрешает работу только
45 13 элементам 8 И, то на вход дешифратора 6 поступает только 13 младших разрядов (левых) регистра 2, содержащих 6 единиц. Дешифратор 6 приводит эту информацию к двоичному коду
5Q (0110) . Для формирования вторичного адреса информация, полученная с выхода дешифратора 6, складывается на сумматоре 7 с начальным вторичным адресом, находящимся в регистре 2.
СформированнЫй на сумматоре 7 вторичный адрес поступает на входы элементов 9 И, на другие входы которых поступает признак выбора данного канала. Коммутатор 4 устанавливается в позицию, указанную младшими разря<0 дами регистра 3 (в данном случае
13-я позиция) и коммутирует соответствующий этой позиции разряд числа, содержащегося в регистре 2, на свой выход. Если состояние разряда
65 на этой позиции — единица, то откры742939 ваются элементы 9 И и число, содержащееся в сумматоре 7, поступает на выход 12 устройства. Если жр на данной позиции числа стоит нуль, то элементы И блокируются вплоть до поступления в регистр 3 нового адреса. В рассматриваемом примере в тринадцатом разряде числа регистра 2 стоит единичный символ, следовательно на выход 12 поступает код числа
1S (01110) .
Таким образом, устройство обеспечиваег выбор канала и формирование его адреса при сравнительно малых объемах памяти и высоком быстродействич.
Формула изобретения
Устройство для формирования адреса, содержащее блок памяти, соединен- 20 ный управляющим входом с управляющим, входом устройства, а информационным выходом со входом регистра числа, о т л и ч а ю щ е е с я тем,что, с целью повышения быстродействия, в 25 него введены регистр адреса, два дешифратора, сумматор, две группы элементов И и коммутатор, причем ин1формационный и управляющий входы регистра числа подключены соответ- 30 ветственно к адресному и управляюще- му входам устройства, выходы группы старших разрядов — к адресному входу блока памяти, а выходы группы младших разрядов — к соответствующим входам первой группы коммутатора и соответствующим входам первого дешифратора, выходы которого соединены с первыми входами, соответствующих элементов И первой группы, вторые входы которых подключены к соответствующим выходам группы младших разрядов регистра числа, а выходы— через второй дешифратор к соответствующим разрядам первого входа сумматора, разряды второго входа которого соединены с соответствующими выходами группы старших разряпов регистра числа, а выходы — с первыми входами соответствующих элеиентов И второй группы, выходы которых являются соответствующими выходами устройства, а вторые входы подключены к соответствующим выходам коммутатора, входы второй группы которого соединены с соответствую.дими выходами группы младших разрядов регистра числа.
Источники информации, принятые во внимание при экспертизе
1. Авторское свидетельство СССР
9 463968, кл. G06 Г 9/20 ° 1973.
2. Авторское свидетельство СССР
В 489232, кл. Н 04 У 3/00, 1974 (прототип
742939
Заказ 3619/15
Тираж 751 Подписное
ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5
Филиал ППП "Патент", r. Ужгород, ул. Проектная,4
Составитель В. Вертлиб
Редактор И. Михеева Техред И. Асталош Корректор Н. Стец