Мажоритарно-резервированное устройство

Мажоритарно-резервированное устройство

Иллюстрации

Показать все

Реферат

 

Союз Советскнх

Соцнапнстнческнх

Республнк

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву г (22) Заявлено 1602.78 (21) 2581133/18 — 24 (51) М ..Кл.

G 06 F 11/00

Н 05 К 10/00 с присоединением заявки N2 (23) Приоритет

Государственный комитет

СССР по делам изобретений и открытий

Опубликовано 250680 Бюллетень ¹ 23

Дата опубликования описания 25.0680 (53) УДК 681. 324 (088. 8) (72) Авторы изобретения

Э.О. Вольфовский, И.И. Трофимов и В.Ф. Малеев (7)) Заявитель (54} МАЖОРИТАРНΠ†РЕЗЕРВИРОВАНН УСТРОЙСТВО

Изобретение относится к автоматике и вычислительной технике и может найти применение в цифровых устройствах различного назначения, например в цифровых системах автоматического управления и контроля, в электроиных цифровых вычислительных машинах,при повышенных требованиях к их надежности.

Известно мажоритарно-резервированное устройство, содержащее в каждом канале резервируемое устройство, запоминающий элемент И, выход которого через элементы ИЛИ подключен к 35 входам считывания двух других запоминающих элементов (1) .

Недостаток устройства заключается в том, что оно работоспособно только при использовании шин синхронизации, .20 общих для всего резервированного устройства. В связи с этим один отказ в цепи синхроимпульсов приводит к прекращению функционирования всего резервированного устройства. 25

Кроме того,. устройство недостаточно надежно вследствие того,что сигнал с выхода запоминающего элемен. та одного из каналов поступает через элементы ИЛИ на выходы устройства,а 39 следовательно, и на вход сброса счетчиков всех каналов. В связи с этим неисправность запоминающего элемента в одном из каналов заключается, например, в формировании ложного выходного сигнала, что приводит к нарушению работоспособности всего резервированного устройства.

Наиболее близким по технической сущности к предлагаемому является мажоритарно-резервированное устройство, содержащее в каждом канале резервируемый блок с двумя выходами, первый элемент ИЛИ, выход которого соединен с первыми входами первого, второго и третьего элементов И и с нулевым входом первого элемента памяти, выход первого элемента И соединен с соответствующим входом второго элемента ИЛИ в данном канале, выходы второго и третьего элементов И соединены с соответствующими двумя входами первого и второго элементов ИЛИ в других каналах, а выход второго элемента ИЛИ соединен с установочным входом езервируемого блока в данном канале 2) .

Известное устройство также недостаточно надежно вследствие того,что

742940 теряет работоспособность при одн<щ отказе в цепи синхронизации, поскольку шины синхронизации являются общими для всего мажоритарно-резервированного устройства. Кроме того, в известном устройстве недостаточно надежно формируются выходные сигналы.Это обусловлено тем, что при отказе одноГо элемента И возможно отсутствие сигнала на одном из соответствующих

Выходов устройства.

Цель изобретения — повышение на" дежности устройства.

Указанная цель достигается тем, что мажоритарно-резервированное устройство содержит в каждом канале второй и третий элементы памяти,четвертый, пятый и шестой элементы И, третий и четвертый элементы ИЛИ,интегрирующий элемент и две шины син,хронизации, первая из которых соединена с первым входом синхронизации ! резервируемого блока и через четвертый элемент И вЂ” с третьим входом первого элемента ИЛИ, вторая шина синхронизации соединена с вторым входом синхронизации резервируемого блока и через пятый элемент И вЂ” с нулевым входом второго элемента памяти, единичный выход которого соединен с вторым входом четвертого элемента И, первый выход резервируемого блока в каждом канале соединен с единичным входом первого элемента памяти через третий элемент HJjH, второй вход которого соединен r. выходом четвертого элемента ИЛИ и с единичным входом третьего элемента памяти, а единичный выход первого элемента памяти соединен через интегрирующий элемент с первым входом первого, второго и третьего элементов H,âòîрой выход резервируемого блока в каждом канале соединен с первым входом шестого элемента И в данном канале и с соответствующими входами четвертых элементов ИЛИ в других каналах, второй вход шестого элемента И соединен с единичным выходог. третьего элемента памяти, выход шестого элемента И вЂ” с единичным входом ,второго элемента памяти, а выход второго элемента ИЛИ соединен с ндлевым входом третьего элемента памяти, нулевой выход которого соединен с вторым входом пятого элемента И.

На чертеже приведена функциональная блок-схема мажоритарно-резервированного устройства.

Устройство содержит в каждом из трех каналов резервируемые блоки 1, например счетные устройства, первый, второй и третий элементы 2-4 памяти, первый, второй, третий и четвертый элементы 5-8 ИЛИ, первый, второй, третий, четвертый, пятый и шестой элементы 9-14 И, интегрирующий элемент 15, первый и второй выходы

1б к 17 резервируемых блоков 1,пер5

1О

15 вую и вторую шины 18, 19 синхронизации, входы 20 и выходы 21 устройства.

Устройство работает следующим образом.

B исходном состоянии элементы 2-4 и блоки 1 устанавливаются в состояние "0" сигналом установки, цепь которого не показана на чертеже. Входные импульсы поступают на входы 20 блоков 1, а синхроимпульсы, сдвинутые по времени друг относительно друга, — соответственно на шины 18,19 синхронизации и, далее, на первый и второй входы синхронизации резервируемых блоков 1 и на первые входы элементов 12, 13 И. Выходной сигнал, формируемый блоком 1 на выходе 16 в каждом канале, синхронизирован синхроимпульсами, поступающими на, шину 18 синхронизации импульсов, а выходн ой сигнал н а выходе

17 блока 1 — синхроимпульсами,поступающими на шину 19 синхронизации.

При наличии отказов или сбоев ,в блоках 1 их выходные сигналы формируются в различные периоды времени

25 или не формируются вообще. Импульс с выхода 16 блока 1 одного из каналов, который срабатывает первым, проходит через элемент 7 ИЛИ и устанавливает в состояние "1" элемент 2, который

3Q так же, как и элемент 3,4, может быть выполнен на импульсно-потенциальных элементах или на потенциальных элементах, например, в базисе И вЂ ИЛИ в. При установке элеменЗ5 та 2 в состояние "1" с его единичного выхода через элемент 1S поступает разрешающий сигнал на вторые входы элементов 9-11 И. Следующий импульс с выхода 17 блока 1, синхронизированный синхроимпульсом, поступающим на шину 19, в свою очередь, проходит через элементы 8 ИЛИ в двух других каналах и устанавливает в состояние "1" элементы 2 и 4. Кроме того, импульс с выхода 17 блока 1

45 поступает на первый вход элемента 14

И. Так как элемент 4 в рассматриваемом канале находится в состоянии

"0", то поступивший на первый вход . элемента 14 И импульс не проходит

5О на единичный вход элемента 3 памяти.

При появлении импульса на выходе

16 блока 1 в другом канале, например во втором, подтверждается состояние

"1" элемента 2 памяти в этом канале.

Следующий импульс с выхода 17 блока

1 в этом канале проходит через элемент 14 И,поскольку он подготовлен сигналом с единичного выхода элемента 4 памяти, который установлен в состояние "1" импульсом из ранее сработавшего, например, первого канала. Элемент 3 памяти при этом устанавливается в состояние "1" и подготавливает элемент 12 И. Очередной синхроимпульс с шины 18 про65 ходит через элемент 12 И и эле742940 мент 5 ИЛИ на нулевой вход элемента 2 памяти и устанавливает его в состояние "0". Одновременно импульс с выхода элемента 5 ИЛИ поступает на первые вхоцы элементов 9-11 И и далее — на их выходы, поскольку сигнал на их вторых входах,формируемый на выходе элемента 15, остается разрешающим. Элемент 15 может быть выполнен, например, в виде RC-цепочки и предназначен для задержки спада разрешающего сигнала на вторых sxoдах элементов 9-11 И при установке элемента 2 памяти в состояние "0".

Импульсы с выходов элементов 9 — 11 И поступают через. элементы б ИЛИ на выходы 21 устройства. Одновременно импульс с выхода элемента 10 И поступает в первый канал,а с элемента 11 И— в третий канал на соответствующие входы элементов 5 ИЛИ и устанавлинает элементы 2 памяти в этих каналах н состояние "0", что приводит к формированию импульсов на выходах элементов 9-11 И н этих каналах. Сигналы с выходом элементов б ИЛИ н каждом канале осуществляют установку блоков 1 и элементов 4 памяти в состояние "0" и тем самым подготавливают устройство к следующему циклу работы. Элемент 3 памяти при этом устанавливается н состояние "0" сигналом с выхода элемента 13 И,поскольку последний подготавливается сигна лом с нулевого выхода элемента 4 памяти. Аналогичным образом происходит функционирование устройства и при других вариантах появления сигналов на выходах резервируемых блоков 1.

В результате формирование сигнала на выходах 21 устройства происходит от среднего по временному положению сигнала одновременно на всех выходах

21 устройства.

Если при неисправности какого-либо элемента 9-11 И н одном из каналов, например элемента 10 И в рассматриваемом.втором канале, сигнал на его выходе, а следовательно, на соответствующем входе элемента б ИЛИ и на нулевом входе элемента 2 памяти в первом канале отсутствует, это не сказывается на работоспособности устройства, поскольку установка элемента 2 памяти первого канала в состояние "0" осуществляется сигналом с выхода элемента 11 И третьего канала. При этом на других входах элемента б ИЛИ в первом канале появляются сигналы с выхода элемента 9 ИЛИ первого канала и с выхода элемента

11 И третьего канала. Аналогичная ситуация складывается и при других вариантах появления сигналов на выходах блоков 1 и сочетаниях неисправных элементов 9-11 И. Работоспособность устройства сохраняется также и при полном отказе одного иэ каналон. B этом случае сигналы на всех выходах 21 устройства продолжают формиронаться двумя оставшимися работоспособными каналами. Если оказывается, что формирование сигнала на выходах 21 устройства по двум ранее сработавшим каналам осуществляется в тот момент, когда в оставшемся третьем канале формируется сигнал на выходе 1б резервируемого блока 1, то резервируемый блок 1 в этом канале устанавливается в состояние "0" сигналом с выхода 21 устройства, а элемент 2 памяти в этом канале устанавлинается н состояние "0" сигналом, поступающим на один из выходов

5 ИЛИ этого канала с выхода элемента 11 И первого и второго каналов.

В связи с этим длительность сигнала на выходе элементов 9-11 И должна превьааать время установки в состоя20 ние "0" резервируемого блока 1,что обеспечивается выбором времени задержки интегрирующего элемента 15.

Таким образом, введение дополнительных элементов 3 и 4 памяти, эле25 ментов 7,8 ИЛИ элементов 12-14 И, интегрирующего элемента 15 и шин

18,19 синхронизации в каждом канале, во-первых, позволяет обеспечить одновременное формирование сигналов

30 на входах всех трех каналов устройств при независимой (асинхронной) работе каналов от несинхронных источников синхроимпульсов. В связи с этим отказ или сбой источника

З5 синхроимпульсов, соединенного с шинами 18 и 19 в каком-либо канале приводит к отказу только этого канала и не влияет на работоспособность остальных каналов устройства. Тем са

40 IMblM повышается надежность устройства. Во-вторых, как показывает схемотехнический анализ, надежность устройства повышается и за счет того, что при отказе любого из элементов

45 9-11 И в одном из каналов на всех трех выходах 21 устройства продолжают правильно формироваться сигналы за счет соответствующих элементов

9-11 И двух других каналов. Тем самым, при одной неисправности в данном устройстве обеспечивается надежное включение последующих устройств, подключаемых к выходам 21.

Технико-экономический эффект от использования изобретения определя55 ется, во-первых, существенным снижением требований к надежности, а следовательно, и снижением стоимости задающего генератора, используемого для формирования синхроимпульсов, 60 поступающих на шины синхронизации, поскольку в каждый канал предлагаемого устройства сиихроимпульсы поступают от автономного нерезервированного задающего генератора. Во65 вторых, эа счет исключения влияния

742940 отказов элементов И в каждом канале на работоспособность устройства устраняются те потери, которые могут быть в той системе, где используется устройство.

Формула изобретения

Мажоритарно-резервированное устройство, содержащее в каждом канале резервируемый блок с двумя выходами, первый элемент ИЛИ, выход которого соединен с первыми входами первого, второго и третьего элементов И и с нулевым входом первого элемента памяти, выход первого элемента И соединен с соответствующим входом второгс элемента ИЛИ в данном канале, выходы второго и третьего элементов и саединены с соответствующими двумя вХодами первого и второго элемен- 20 тОв ИЛИ в других каналах, а выход второго элемента ИЛИ соединен с установочным входом резервируемого блока в данном канале, о т л и ч а ющ е е с я тем, что, с целью повыше- 25 ния надежности устройства, оно содержит в каждом канале второй и третий элементы памяти, четвертый,пятый и шестой элементы И, третий и чЕтвертый элементы ИЛИ, интегрирую- 30 щий элемент и две шины синхронизации, первая иэ которых соединена с первым входом синхронизации резервируемого блока и через четвертый элемент И вЂ” с третьим входом перво- З5 го элемента ИЛИ, вторая шина синхронизации соединена с вторым входом синхронизации резервируемого блока и через пятый элемент И вЂ” с нулевым входом второго элемента памяти,единичный выход которого соединен с вторым входом четвертого элемента И, первый выход резервируемого блока в каждом канале соединен с единичным входом первого элемента памяти через третий элемент ИЛИ,второй вход которого соединен с выходом четвертого элемента ИЛИ и с единичным вхо дом третьего элемента памяти, а единичный выход первого элемента памяти соединен через интегрирующий элемент с первым входом первого, второго и третьего элементов И, второй выход резервируемого блока в каждом канале соединен с первым входом шестого элемента И в данном канале и с соответствующими входами четвертых элементов ИЛИ в других каналах, второй вход шестого элемента И соединен с единичным выходом третьего элемента памяти, выход шестого элемента H — c единичным входом второго элемента памяти, а выход второго элемента ИЛИ соединен с нулевым входом третьего элемента памяти, нулевой выход которого соединен с вторым входом пятого элемента И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 271396, кл. Н 05 К 10/00, 1969.

2. Авторское свидетельство СССР

Р 434641, кл. Н 05 К 10/00, 1972 (прототип).

Составитель В. Максимов Редактор А. Маковская Техред И.Асталош Корректор Е. Папп

Заказ 3619/15 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4