Устройство для контроля памяти

Устройство для контроля памяти

Иллюстрации

Показать все

Реферат

 

Сокзэ Советских

CO4HilhHCTH8OCKHX

Республик

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

„„743039 (61) Дополнительное к авт. свид-ву (22) Заявлено 23.01.78 (2()2572869/18-21 (5l )M. Кл.

Сз 11 C 29/00 с присоединением заявки №вЂ”

Гоеударстееннмй комитет (23) Приоритет— па делам изобретений н открытий

Опубликовано 25.06.80. Ьюллетень № 23

Дата опубликования описания 28.06.80 (53) Уд К681.317. (088.8) (72) Авторы изобретения

H. И. Вариес, B. E. Гласко и A. К. Куптыгин (7I ) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ПАМЯТИ

Изобретение относится к запоминающим устройствам и может быть использовано для контроля адресного тракта накопителя.

Известно устройство для контроля памяти, содержащее датчики контрольных сигналов по координатам Х и У, выполненные на сердечниках, обмотки которых подключены к магнитному накопителю, связанному с дешифраторами адреса Х и У, блок управления, усилители и схемы обнаружения отказа дешифраторов Х и У. Это устройство позволяет обнаружить неисправность адресного тракта блоков памяти с магнитными дешифраторами (11.

Недостатком его является то, что это устройство предназначено для проверки только магнитных дешифраторов и обнаруживает неисправности только по отсутствии координатных токов в обмот ках таких дешифраторов.

Наиболее близким техническим решением к изобретению является устройство для контроля адресного тракта накопителя, содержащее последовательно соединенные регистр адреса и дешифратор адреса, выход которого подключен к одному из входов накопителя, другие входы которо-, го подключены к выходу регистра числа и первому выходу блока управления, второй и третий выходы которого соединены со входами регистра адреса и регистра числа, блок сравнения, входы которого подключены к выходам накопителя и регистра числа P2).

Недостатком этого устройства является низкая эффективность, не позволяющая выявить многократные ошибки, возникающие при отказах элементов адресного тракта, и в связи с этим большое время восстановления работоспособности устройства.

Цель изобретения — повышение бысч» родействия и- расширение области применения за счет обеспечения возможности выявления многократных ошибок.

10 вается число, соответствующее состоянию -того разряда регистра 2 адреса. Черт рез 2 циклов записи информации блок

2 управления формирует сигнал считыва 5 ния (где Yl — количество разрядов в регистре 2 адреса) и при этом блок 1 управления вновь формирует число, соответствующее состоянию -того разряда регистра 2 адреса. Наличие неисправно е-gg сти любого вида в t, -той входной цени адресного тракта приведет к двухкрач ному выбору половины тех адресов, к которым организовано обращение в накопителе 4. При этом в каждый двухкратно выбранный адрес первоначально записывается 0, а затем в этот.же адрес перезаписывается 1 . В связи с этим при сравнении считанной информации по какому-либо разряду накопителя 4 с

Зо состоянием этого же разряда регистра числа на выходе блока 6 сравнения полуАД чаем 2 ошибок. Подсчет количества ошибок ведется счетчиком 7, .в котором число разрядов равно и./2. В случае

55 неисправного -того входа адресного

nyz. тракта через 2 циклов считывания в счетчике 7 имеется число ошибок, определяющее неисправность L -того входа адресного тракта. В этом случае

4о элемент 9 И дешифрирует состояние

g p. счетчика 7, равное, и сигнал с а его выхода поступает на первый вход регистра 11 ошибок. Блок 1 управления вырабатывает управляющий сигнал после

45 прохождения всех циклов считывания при проверке L-той входной цепи адресного тракта, по которому и происходит запись информации с неисправности (-той входной цепи адресного тракта в

5о регистр 11 ошибок и обнуляет счетчик

7 и триггер 10. Если блок 6 сравнения па зафиксирует число ошибок, равное 2 х +

+1, что возможно, например при неисправности запоминающих элементов, то сра55 батывает элемент 8, дешифрипуюший со 6 стояние счетчика 7,равное +1.

Сигнал с выхода элемента 8И перебрасывает триггер 10, который блокирует

Поставленная цель достигается тем, что устройство содержит счетчик, элементы И, триггер и регистр ошибок, выход и первый вход которого подключены соответственно ко входу и четвертому выходу блока управления, второй вход соединен с выходом одного из элементов И, входы которого подключены к одним из выходов счетчика и выходу триггера, первый вход которого соединен с пятым выходом блока управления и одним из входов счетчика, другие вход и выход счетчика подключены соответственно к выходу блока сравнения и входам другого элемента И, выход которого подключен ко второму входу триггера.

На чертеже. представлена блок-схема устройства. . Устройство содержит блок 1 управления, регистр 2 адреса, дешифратор 3 адр са, накопитель 4, регистр 5 числа, блок

6 сравнения, счетчик 7, первый 8 и второй 9 элементы И, триггер 10 и регистр

11 ошибок. Первый, второй и третий выходы блока 1 подключены соответственно ко входам накопителя 4, регистра 5 числа и регистра 2 адреса. Выход и первый вход регистра 11 подключены comветственно ко входу и четвертому выходу блока l„второй вход соединен с выходом элемента 9 И, входы которого подключены к одним из выходов счетчика 7 и вы ходу триггера 10. Первый вход триггера 10 соединен с пятым выходом блока

1 и одним из входов счетчика 7, другие вход и выход счетчика 7 подключены соответственно к выходу блока 6 сравне ния и входам элемента 8 И, выход которого подключен ко второму входу триггера 10.

Устройство работает в двух режимах проверки адресного тракта(проверка входных цепей, проверка выходных цепей адресного тракта). В обоих режимах выявляются неисправности, приводящие к постоянному выбору или невыбору адресного тракта по какому либо входу (выходу).

Рассмотрим работу устройства при проверке входных .цепей адресного тракта.

При пуске устройства происходит автоматическая установка в "ноль регистров 2,5 и 1 1 и счетчика 7 (на чертеже соответствующие цепи установки условно не показаны).

Блок 1 управления формирует режим записи информации в накопитель 4 и разрешает формирование кодов адреса и числа. Блок 1 управления организует пере счет адресов первоначальной в первой половине регистра 2 адреса, в другую половину регистра 2 адреса записывается О". Блок 1 управления также формирует число, необходимое для проверки определенного входа адресного тракта: при проверке t -го входа по каждому выбираемому адресу накопителя 4 записы74 1() 5 элемент 9 И. Таким образом, количество н(2 ошибок, большее 2 свидетельствующее о неисправности накопителя 4, не фикси- руется устройством как ошибка адресного тракта. Это же произойдет и при наличии количества ошибок в счетчике, и/г меньшего величины —, так как при этом элементы 8 и 9 И не срабатывают. После проверки s -го входа адресного тракта блок 1 управления фор- 10 мирует число, необходимое для проверки (ь+1)-й входной цепи адресного тракта, которое определяется сигналом (+1) -го разряда регистра 2 адреса. ц.

После проверки -4- -входного адресно- 15

ro тракта блок 1 управления формирует сигнал, приводящий к считыванию информации об ошибках адресного тракта из регистра 1 1 ошибок и останову работы устройства, если есть хотя бы одна ошиб- 20 ка, записанная в регистр 11 ошибок.

Если же ошибок в работе адресного тракта нет, то блок 1 управления формирует адрес поступающий на регистр адреса, 71 /2 приводящий к выборке других 2 адресов из накопителя 4, определяемых выборкой старших и./2 разрядов регистра

2 адреса. При этом первая половина регистра 2 адреса заполняется нулями, а пересчет адресов организуется во вто- 30 рой половине регистра 2 адреса.

При проверке выходных цепей адресного тракта необходимо использовать объем накопителя 4 больший, чем при проверке входных цепей. Действительно, если 35 используется та же часть объема накопителя 4, что и д я проверки входных цепей адресного тракта, то при неисправности какого-либо выхода дешифратора

3 в счетчике 7 записывается 1 . Что- 40 бы использовать одни и те же блоки для локализации ошибок как по входным, так и по выходным цепям адресного тракта, в последнем случае должен быть исполь2 " зован объем накопителя, в раза 45 больший, чем в первом, т.е.

2. p и-а

z.

Следовательно, блок 1 управления должен формировать в регистре адреса 2 (-1)-разрядный код адреса, изменяю- 50

П-1, щийся от 0 до 2, а в и.-й разряд регистра адреса записывать "0".

Для проверки -той выходной цепи адресного тракта блок 1 управления формирует число таким образом, что 0" 55 записывается по адресам с номерами

) +(tn-1) ° 2 (где tn. изменяется

7 . от 1 до 2 /2), а по всем остальным

МЦЯ. С)

6 адресам записываются единицы. При проверке (j +1)-й выходной цепи адресного тракта 0 записывается по всем адресам с номером (+1) +(ттрн -2) 2

tt(t и т.д. Обнаружение неисправности f -й выходной цепи происходит аналогично обнаружению неисправности )- -й входной цепи.

Таким образом, предлагаемое устройство позволяет обнаружить не только однократные, но и многократные ошибки в работе адресного тракта накопителя 4, локализовать неисправности с точностью до соответствующего неисправного входа или выхода адресного тракта и, тем самым, значительно уменьшить время устранения неисправности.

Формула изобретения

Устройство для контроля памяти, содержащее последовательно соединенные регистр адреса и дешифратор адреса. выход которого подключен к одному из входов накопителя, другие входы которого подключены к выходу регистра числа и первому выходу блока управления, второй и третий выходы которого соединены со входами регистра адреса и регистра числа, блок .сравнения, входы которого подключены к выходам накопителя и регистра числа, о т л и ч а ю щ е ес я тем, что, с целью повышения быстро- действия и расширения области грименения за счет обеспечения возможности выявления многократных ошибок, оно содержит счетчик, элементы И, триггер и регистр ошибок, выход и первый вход которого подключены соответственно ко входу и четвертому выходу блока управления, второй вход соединен с выходом одного из элементов И, входы которого подключены к. одним из выходов счетчика и выходу триггера, первый вход которо:го соединен с пятым выходом блока управления и одним из входов счетчика, другие вход и выход счетчика подключены соответственно к выходу блока сравнения и входам другого элемента И, выход которого подключен ко второму входу триггера, Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Ко 55544-2, кл. Су 11 С 29/00, 1975.

2. Авторское свидетельство СССР

М 333559, кл. 6 11 С 29/00, 1970 (прототип) .

74303О

Составитель Я, Рудаков

Редактор Т. Киселева Техред И. Янно Корректор С. Шекмар

Закаэ 3626/17 Тираж 662 Подписное

ШЫИПИ Государственного комитета СССР по делам иэобретений и открытий

113035, Москва, Ж-35, Раушская наб., д, 4/5

Филиал ППП "Патент, r. Ужгород, ул. Проектная, 4