Устройство синхронизации по циклам

Устройство синхронизации по циклам

Иллюстрации

Показать все

Реферат

 

!

1. .

ОП ИКАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскнх

Социалистических республик

743218

/

=.-ь

\ (61) Дополнительное к акт. свнд-ву(22) Заявлено29.12.77 (21) 2562103/18-09 (51) M. Кл.

И 04 ь 7/08 с присоединением заявки ¹

Гаеудерстеенный кем нтет

СССР (23) Приоритет

f10 делам кзобретеннй к открытнй

Опубликовано 25.06,80. Бюллетень N 23

Дата опубликования описания 27.06.80 (53) УДК 621. .394. 662 (088. 8) А. А. Беляков, Л. А. Вишняков, Л. К. Дуничева и В, А. Перегупов (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО СИНХРОКИЗАЦИ1 ПО 11ИКЛАМ

Изобретение относится к электросвязи, а именно, к передаче данных метопоь4 амплитудно-фазовой модуляции.

Известно устройство синхронизации по циклам сопержашие объединенные по . входу приемный регистр и регистр сдвига, 5 выходы которого подключены ко входам блока пешифратора, а также распределитель импульсов (I) .

Однако при использовании укорочен о ных кодов и при высокоскоростной передаче информации с применением амплитупно-фазовой модуляции, в случае обратной работы известное устройство оказывается малоэффективным и характеризуется большим временем вхождения в синхронизм.

Цель изобретения — уменьшение времени вхождения в синхронизм.

Это постигается тем, что в устройство синхронизации по циклам, содержашее объединенные по входу приемный регистр и регистр спвига, выходы которого подключены ко входам блока пешифрато! ра, а также распрепелитель импульсов, введены послецовательно соединенные блок защиты от ошибок, блок сброса, триггер и элемент И, другой вхоп которого соединен с выходом приемного регистра, а выход — со вторым входом регистра сдвига, причем, другие выходы блока сброса соединены соответственно с другим входом приемного регистра, с третьим входом регистра сдвига и вхоПом распределителя импульсов, выход которого попключен к другому вхопу блока защиты от ошибок, при этом на другие входы триггера и блока сброса поПан сигнал "начало фазировки, На чертеже представлена блок-схема устройства синхронизации по циклам.

Устройство содержит объединенные по входу приемный регистр 1 и регистр 2 сдвига, Ьлок 3 пешифраторов и распрепелителей 4- импульсов. Выхоцы регистра 2 сдвига подключены ко вхопам блока 3 пешифраторов. Устройство сопержит также послеповательно соединенные блок 5 за18 ф ние распределитель 4 импульсов и ячейки 9 и 10 .памяти. регистров 1 и 2, - тим же сигналом включается триггер 7, и выход приемного регистра 1 через элемент И 8 подключается к шине вычитания регистра 2. После и -го такта в приемном регистре 1 накапливается разрядная комбинация, а блок 5 зашиты от ошибок подготавливается к восприятию сигналов с дешифраторов 12 и 13.

Начиная с (И+1) такта в каждом такте происходит следующее. Очередной разряд поступает в регистры 1 и 2. В регистре 2 производится сдвиг хранящегося в ячейках 10 памяти остатка от деле-., ния комбинации, находяшейся в ячейках

9 памяти приемного регистра 1. В регистр 2 добавляется принятый разряд и осуществляется деление на образующий многочлен. В приемном регистре 1 производится сдвиг, стирание разряда последней ячейки 9 памяти и вычитание из содержимого регистра 2 остатка от деления стираемого разряда на образуюший многочлен. Таким образом, после каждого . такта в сдвигаюшем регистре 2 находится остаток от деления нового содержимого приемного регистра 1 на образующий многочлен Р(х).

При отсутствии ошибок в поступаюшей информации синхронное положение должно быть найдено не более чем за (2h-1) такта. Если это время будет превышено, сигнал из блока 5 зашиты от ошибок через блок 6 сброса устанавливает приемный и сдвигаюший регистры 1, 2 и распределитель 4 импульсов в исходное состояние и поиск синхронного положения возобновляется, Если обратной работы нет, то при первом появлении сигнала на выходе дешифратора 12 сигнал из блока 5 зашиты от ошибок по соответствуюшей цепи через блок 6 сброса устанавливает в исходное положение распределитель 4 импульсов. После атого блок 5 зашиты от ошибок реагирует только на сигналы с дешифратора 12, появляюшиеся через И тактов. Если частота появления остатка

R (х) =0 соответствует выбранному критерию, то сигнал из блока 5 защиты от ошибок через блок 6 сброса формирует сигнал конец фазировки, по которому триггер 7 выключается и связь приемного регистра 1 с шиной вычитания сдвигавшего регистра 2 прерывается, после чего регистр 2 продолжает работу как обычное декодирующее устройство, Если выбранный критерий зашиты не удовлетворяется, тг поиск синхронного положения возобно3 7432 щиты от ошибок, блок 6 сброса, триггер

7 и элемент И 8. Другой вход элемента

И 8 соеццнен с выходом приемного регистра 1, а выход — со вторым входом регистра 2 сдвига. Другие выходы блока 6

5 сброса соединены соответственно с другим входом приемного регистра 1, с третьим входом регистра 2 сдвига и входом распределителя 4 импульсов.

Выход распределителя 4 импульсов подк- 10 лючен к другому входу блока 5 зашиты, причем на другие входы триггера 7 и блока 6 сброса подан сигнал "начало фазировки .

Приемный регистр 1 состоит из яче- 15 ек 9 памяти, число которых равно длине кодовой комбинации.

Регистр 2 сдвига состоит из последовательно соединенных ячеек 10 памяти по числу проверочных разрядов ко- 20 да и сумматоров 11 по модулю "2 . Количество сумматоров зависит от числа обратных связей в регистре 2 сдвига и числа связей с шиной вычитания от вы.ходной ячейки приемного регистра 1 че- 25 рез элемент И 8 с ячейками 10 памяти регистра 2 сдвига.

Нулевые выходы всех ячеек 10 памяти регистра 2 сдвига связаны со входами первого дешифратора 12 блока 3 50 дешифратор ов.

Нулевые или единичные выходы всех ячеек 10 памяти регистра 2 сдвига связаны со входами второго дешифратора 13. Характер связей с дешифратором 13 опреде- 55 ляется в соответствии с результатом двоичного деления комбинации F< (х), состоящей из одних единиц, на образуюший многочлен Р(х), Выходы дешифраторов 12 и 13 через щ блок 5 защиты связаны с блоком 6 сброса, который связан с установочными входами ячеек 9 и 10 памяти регистров

1 и 2 с установочным входом распреде-.

Ф лителя 4 импульсов и нулевым устано- 45 вочным входом триггера 7.

Входная шина сигнала "начало фазирования подключена к блоку 6 сброса и единичному установочному входу триггера

7, единичный выход которого связан со 50 вторым входом элемента И 8. Входная шина тактовых импульсов подключена к распределителю импульсов 4.

Устройство работает следуюшим образом, 55

При потере синхронизации устройство переходит в режим фазирования и сигнал "начало фазировки" через блок 6 сброса устанавливает в исходное состоя»

5 7432 вляется, как и в случае поступления оши. бочной информации.

При наличии обратной работы наиболее вероятно появление сигнала на выходе второго дешифратора 13 остатка R>(X).

При атом работа блока защиты от ошибок

5 полностью аналогична случаю появления остатка Р (Х) =О. При проверке соответствия выбранному критерию блок 5 защиты от ошибок не реагиреует на во=-î- <О можное появление сигналов на выходе дешифратора 12, а при появлении в атом случае сигнала из блока 5 защиты or ошибок, указывающего на окончание фазирования, одновременно íà выходе бло- > ка 5 зашиты от ошибок появляется сигнал для устранения обратной работы. По— ле этого регистр 2 продолжает работч. как обычное декодирующее устройство.

Предлагаемое устройство позволяет сократить время цикловой синхронизапии в случае укороченных циклических кодов и наличия обратной работы в дискретном канале связи.

18 6

Формула изобретения

Устройство синхронизации по пиклам, содержащее объединенные по входу приемный регистр и регистр сдвига, выходы которого подключены ко входам блока дешифраторов, а также распределитель импульсов, о т л и ч а ю щ е е с я тем, что, с пелью уменьшегия времени нахождения в синхронизм, введены последовательно соединенные блок защиты or ошибок, блока сброса, триггер и элемент И, другой вход которого. соединен с выходом приемного регистра, а выход— с вторым входом регистра сдвига, причем другие выходы блока сброса соеди нены соответственно с другим входом приемного регистра, с третьим входом регистра сдвига и входом распределителя импульсов, выход которого подключен к другому входу блока защиты от ошибок, при этом на другие входы триггера и блока сброса подан сигнал начало фазировки .

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Х 407428, кл. Н 04 Ь 7/04, 1971.

Составитель И. Шамонина

Редактор С. Суркова Техред Н, Ковалева Корректор В. Бутяга

Заказ 3485/50 Тираж 729 Подписное

IlHHHHH Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент", г. Ужгород, ул. Проектная, 4