Устройство для вычисления логарифма

Устройство для вычисления логарифма

Иллюстрации

Показать все

Реферат

 

Союз Советскна

Социалистнческик

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (6l ) Дополнительное к авт. свид-ву (22) Зая влено 24.03.78 (21) 2605707/18 — 24 с присоединением заявки .% (23)Приоритет (51) Ч. Кл.

G 08 F 7/38

Гооударстевниый комитет

СССР ио делам изобретений и открмтий

Опубликовано 30.06.80. Бюллетень М 24 (53) УД К 621.396 (088.8) Дата опубликования описания 30,06.80 (72) Автор изобретения

Ю. А, Хаскин (71) Заявитель (54) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ЛОГАРИФМА

Изобретение относится к вычислительной технике предназначено для вычисления логарифма при основании два от числа, представленного шестиразрядным параллельным двоичным потенциальным кодом, и может быть использовано в цифровых устройствах обнаружения радиолокационных сигналов.

Известно цифровое устройство для вычисле. ния логарифма, содержащее регистр, блок сдвига и схему управления, выход которой соединен с управляющими входами регистра и блока сдвига. Кроме того, устройство содержит триггер, схему И, схему ИЛИ, два сумматора и запоминающий блок, причем выход блока сдвига соединен со входом первого сумматора, выход этого сумматора соединен со входом схемы ИЛИ, со входом схемы И и первым входом схемы управления, выход схемы ИЛИ соединен со вторым выходом схемы управления и другим входом схемы И, выход схемы

И соедзтнен с третьим входом схемы управления, выход которой соединен соответственно с входами управления триггера, запоминающего блока, обоих сумматоров и регистров, а выход запоминающего блока соединен со входом реГистра, выход которого подключен ко входу второго сумматора (1) и (2).

Известное устройство вычисляет логарифм числа, представленного параллельным двоичным кодом, итерационным способом, в течении нескольких тактов работы, При этом для образования только порядка логарифма требуется столько тактов работы устройства, сколько

10 разрядов в коде логарифмируемого числа.

Устройство для вычисления логарифма при основании два от параллельного двоичного кода небольшой разрядности (порядка 6 — 10 разрядов) может использоваться в цифровых

15 устройствах обнаружения радиолокационных сигналов. Однако при этом использование известного устройства затруднительно, так как оно обладает низким быстродействием в силу многотактного режима работы.

Цель изобретения — повьщтение быстродей. ствия устройства.

Поставленная цель достигается тем, что в устройство для вычисления, логарифма, содержащее блок управления, блок сдвига, парал3 лельный сумматор, первый элемент ИЛИ и первый элемент И, причем группа выходов блока управления подключена к первой группе входов блока сдвига, введены второй, третий четвертый, пятый элементы И, второй элемент

ИЛИ, первый и второй элемент НЕ, дешифратор и шифратор, причем выходы шифратора являются (1 — n)-ми выходами устройства, а входы соединены с группой выходов блока управления, группа входов устройства подключена к ° группе входов блока управления и ко второй группе входов блока сдвига, первый, второй, третий, четвертый и пятый выходы ко торого подключены к первым входам первого второго, третьего, четвертого и пятого разрядов параллельного сумматора, а первый и вто. рой выходы блока сдвига подключены к первому и второму входам дешифратора, третий, четвертый и пятый выходы блока сдвига подсоединены ко входам первого элемента И, вы ход которого соединен с первыми входами вто рого и третьего элементов И и входам первого элемента НЕ, выход которого подсоединен к первому входу первого элемента ИЛИ, второй вход которого подключен к первому выходу дешифратора, а выход первого элемента

ИЛИ подключен ко второму входу второго разряда параллельного сумматора, вторые вхо. ды второго и третьего элементов И подключены ко второму и третьему выходам дешифратора, первый и второй вход четвертого элемента И подключен к третьему выходу блока сдвига и третьему выходу дешифратора соответственно, третий выход блока сдвига соединен со входом второго элемента НЕ, выход которого подсоединен к первому входу пятого элемента И, второй вход которого подключен к четвертому выходу дешифратора, выход третьего элемента И подсоединен ко входу переноса первого разряда сумматора, выходы второго, четвертого и пятого элементов И подсоединены к первому, второму, третьему и четвертому входам второго элемента ИЛИ, выход которото связан со вторым входом -второго разряда параллельного сумматора, выходы которого являются ((и+1) — (и+6))-ми выходами устройства.

Введение в устройство для вычисления логарифма дополнительных блоков и связей позволяет производить вычисление логарифма при основании два от числа, представленного параллельным шестиразрядным двоичным кодом, в виде параллельного трехразрядного кода порядка логарифма и параллельного пятиразрядного кода мантиссы логарифма за время, не превосходящее время срабатывания цепочки последовательно включенных десяти элементов И-,—

ИЛИ, НЕ и сумматора, что составляет время, 744560 ф прймерно равное одному такту работы известного устройства, На фиг. 1 приведена структурная схема устройства; на фиг. 2 — схема блока управления; на фиг. 3 — схема блока сдвига, Устройства для вычисления логарифма содержит блок 1 управления, блок 2 сдвига, параллельный сумматор 3, первый элемент ИЛИ

4, первый элемент И 5, второй 6, третий 7, 10 четвертый 8, пятый 9 и шестой )О элементы И, второй элемент НЕ 11, первый элемент НЕ 12, шифратор 13, дешифратор 14 и второй элемент ИЛИ 15, причем выходы шифратора 13 являются выходами устройства, а входы соеди15 иены с соответствующими управляющими входами блока 2 сдвита и выходами блока 1 управления, пятый вход которого является входом устройства, первйй второй, третий и четвертый входы также являются входами уст2р ройства и соединены со вторым, третьим, четвертым и пятым входами блока 2 сдвига, первый вход которого является входом устройства. Пятый выход блока 2 сдвига соединен со вторым входом дешифратора 14 и первым вхо

25 дом пятого разряда сумматора 3. Четвертый выход блока 2 сдвига соединен с первым входом дешифратора 14 и первым входом чет- вертого разряда параллельного сумматора 3, первый вход третьего разряда которого соедиЗр нен с первым входом третьего элемента И 7, третьим входом первого элемента И 5, входом первого элемента НЕ 12 и третьим выходом блока 2 сдвига, второй выход которого соединен со вторыми входами первого 5, второго 6 элементов И и первым входом второго, разряда параллельного сумматора 3, второй вход которого соединен с выходом первого элемента ИЛИ

4, второй вход которого соединен со вторым выходом дешифратора 14, а первый вход соеди

4р нен с выходом второго элемента НЕ 11, вход" .- .:. -"::- -;-,,-. которого соединен с первыми входами пятого ------ -="-= .

9 и. шестого 10 элементов И и *выходом пер- вого элемента И 5, первый вход которого со- — = = "-:=- -": =. единен с первым выходом блока 2 сдвига, 45 первым входом второго элемента И. 6 и первым входом первого разряда параллельного сумма-......,-,-,;:=- д тора 3, второй вход которого соединен с выходом вторбго элемейта ИЛИ 15, первый вход которого соединен сГ-выхоцом второго элемента И 6, третий вход которого соединен со вторыми входами третьего 7 и шестого 10 we-, ментов И и выходом первого элемента И 5, первый вход которого соединен с первым выходом блока 2 сдвига, первым входом второго элемента И 6 и первым входом первого разряда параллельного сумматора 3, второй вход которого соединен с. выходом второго элемента ИЛИ 15, первый вход которого соединен с выходом второго элемента И 6, третий

" т.:;4 "ЯйфЖ Щ2

74456 (2.) Таблица

Примечание

О О О

О О О

О О 1

О 1 О

О 1 О

О 1 1

О

О

1

О х х О вход которого соединен со вторыми входами третьего 7 и шестого 10 элементов И и первым выходом дешифратора 14, третий выход которого соединен со вторым входом пятого элемента И 9, выход которого соединен с четвертым входом второго элемента ИЛИ 15, третий вход которого соединен с выходом четвертого элемента И 8, первый вход которого соединен, ". выходом первого элемента НЕ 12, а второй вход — с четвертым выходом дешифратора 14. »О

Выход третьего элемента И 7 соединен со вторым входом второго элемента ИЛг1 15, а выход шестого элемента И 10 соединен со входом переноса первого разряда параллельного сумматора, Выходы суммы нятиразрядного»з параллельного сумматора 3 являются выходами устройства.

Блок 1 управления, структурная схема которого изображена на фиг. 2, состоит из первого 16, второго 18, третьего 20 и четвертого щ

22 элементов НЕ, а также первого 17, второго

19, третьего 21 и четвертого 23 элементов И, причем вход первого элемента НЕ 16 соединен с пятым входом блока 1 управления, а выход первого элемента НЕ 16 подключен к соответ- э5 ствующим входам элементов И 17, 19, 21 и

23. Один из входов первого элемента И 17 подключен к четвертому входу блока 1 управления и входу второго элемента НЕ 18, выход

- которого подключен. к соответствующим вхо- э0 дам элементов И 19, 21 и 23. Один из входов второго элемента И 19 соединен с третьим входом блока 1 управления и входом третьего элемента НЕ 20, выход которого подключен к соответствующим входам третьего 21 и четвертого 23 элементов И. Один из входов третьего элемента И 21 соединен со вторым входом блока 1 управления, а выход соединен с четвертым выходом блока 1 управления и входом четвертого элемента НЕ 22, выход которого соединен с соответствующим входом четвертого элемента И 23, выход которого соединен с пятым выходом блока 1 управления, а один из входов соединен с первым входом блока 1 управления. 45

Блок 2 сдвига состоит из пяти рядов элементов И 24 и четырех элементов ИЛИ 25, причем каждый к-ый рад схем И 24 содержит

5-к элементов И 24, при этом первые входы элементов И 24 в каждом ряду объединены и соединены с к-ым управляющим входом блока

2 сдвига. Вторые входы элементов И 24, имеющих одинаковый м-ый номер, считая справа, во всех рядах объединены и соединены и м-ым входом блока 2 сдвига. Выходы элементов

И 24, имеющих одинаковый м-ый номер, счи.тая слева, во всех рядах, кроме пятого элемента И 24 первого ряда, подключены к соответствующим входам м-ого" элемента ИЛИ 25.

О 6

Выходы элементов ИЛИ 25 и пятого элемента

И 24 первого ряда являются выходами блока

2 сдвига.

Для более ясного понимания работы устройства в динамике рассмотрим алгоритм его функционирования.

Используется метод вычисления логарифма при основании два, заключающийся в следующем.

Йвоичное число вида

N= Pz..Z» где Е принимает значение О или 1, можно представить в виде

11=2» K, Z,. 2 "2." »+ Å 7.» 2" ) =2 (»+ К)

»o i o к-» х=у z,. g<-" (1)

»=о где к — номер старшего ненулевогб разряда числа N. Приближенное значение логарифма по основанию два от И вычисляют по формулам: "l<

+1/32 (5) если 3/4 < х < 1, то х = х+29(1 — x)/128 (6)

Погрешность вычисления логарифма при этом не превосходит 0,6%.

Так как N является шестиразрядным числом, то х имеет пять разрядов, которые обозначим х„, х, х, х, х, полагая х старшим разрядом. Разряды числа х также обозначим

xi, хз, хз х4 ха. Учтем также, что уравнению

М ЭС ФС 3С У% (3) соответствует x> = х = О, уравнению (4) соответствует х5 О, х 1, уравнению (5) соответствует х = 1 хд = О и уравнению (6) соответствует хя = x4 = 1. С использованием этих соотношений и уравнений (3) -(5) состав ляется таблица соответствия х и х .

I I (1"П I

О О О 0

О О 1 О

О 1 О 0

О 1 1 О

1 О О О

1 О 1 О

1 1 О О О 1 1 1

1 1 1 О 1 О О 1

Продолженйе таблицы

ХЭ Х2 К4

О О О

0 1 0

0 1 0

О 1 1

0 1

0 1-1

0 1 1

1 О 0

1 0 0

1 О

1 1

0 0 1

0 1 0

О 0

О 1

1 О

1 1

0 0

0 1 х,=О, х4 с1

0 1 1

1 0 О

1 О 1

1 1 0

1 1 1

0 О 0 1 О 0 \

О 0 1 1 О О

О 1 0 1 О 1

О 1 1 1 О 1

1 О 0 1 0 1

1 0 1 1 0 1

1 1 0 1 1 0

1 1 1 1 0

1 1

0 0

О 1

1 О

1 1

0 0

0 О

20 х, =1 х4=0

1, 1 О 0 1

1 1 О 1 0

1 1 0 1 11 1 1 0 0

1 1 1 0 О

1 1 1 О

1 1 1 1 О

1 1 1 1 1

0 0 0

О 0 1

0 1 0

0 1 1

1 О 0

1 0 1 .1 1 О

1 1 1 х, =х4=1

45 к5 к4 к к х„, Примечание ч. С помощью приведенной таблицы синтезирован алгоритм вычисления х в виде

x = x+2(FzVx>xzx3F3) + ((x1xz ЧX3)FqV ч х3 4чх1xzx3F3) + x)xzx3Ff i (7) где F< = х х4, Fz хах4, F3 = x3x4, F4 хах4 (8), первый, второй, третий и четвертый выходы дешифратора.

С учетом вышеописанного алгоритма, работа устройства в динамике осуществляется следующим образом.

Шестой, пятый, четвертый, третий и второй разряды числа, от которогд вычисляется логарифм, подаются на пятый четвертый, третий, второй и первый входы блока 1 управления.

На пяти выходах блока 1 управления формируется код, состоящий иэ четырех нулей и одной единицы, при этом порядковый номер выхо да, на котором сигнал имеет значение логической единицы, соответствует порядковому номеру старшего ненулевого разряда в коде входного числа. Выходы блока 1 управления

"подключены ко входам шифратора 13, на трех, выходах которого образуется двоичный код порядка логарифма, соответствующий двоичному коду порядкового номера старшего ненулевого разряда в коде входного числа, от которого вычисляется логарифм.

Кроме этого, выходы блока 1 управления подключены к управляющим входам блока 2 . сдвига, который состоит из пяти рядов элемен1О тов И 24, на вторые входы которых подаются разряды кода логарифмируемого числа. При этом на второй вход первого слева элемента

И 24 первого ряда подается пятый разряд кода логарнфмируемого числа, на второй вход второго элемента И 24 первого ряда подается четвертый разряд кода логарифмируемого числа и т. д. В каждом последующем ряду элементов И 24 разряды кода логарифмируемого числа подаются на элементы И 24 со сдигом на один разряд влево, так что на первый слева элемент И 24 второго ряда подается четвертый разряд логарифмируемого числа, íà первый слева элемент И 24 третьего ряда — третий разряд н т. д. Первые входы элементов И 24 объединены н соединены с выходами блока 1 управления так, что если s коде логарифмируемого числа старшим нулевым разрядом является шестой разряд, то в силу того, что сигнал, соответствующий логической единице имеется на первом выходе блока управления, открытым является первый ряд элементов

И 24, а остальные — закрыты. Аналогично, ес-. ли старшим ненулевым разрядом логарифмируемого числа является пятый, то открытым является второй ряд элементов И 24. Выходы элементов И 24 всех рядов, имеющие одинаковые порядковые номера, считая слева, объеди:. нень1 с помощью элементов ИЛИ 25. Поэтому на выходах элементов ИЛИ 25 образуется пятиразрядный код остатка Х; йз которого далее формируется мантисса логарифма числа N.

Выходы четвертого и третьего, считая справа, элементов ИЛИ 25, являющиеся соответственно пятым и четвертым выходами блока 2 сдвига, подаются на второй и первый входы дешифратора 14, который формирует Hà первом, втором, третьем и четвертом выходах сигналы, соответствующие функциям Fi Fz, F3 и F4 (уравнение (8)). Кроме этого, первый, второй„третий, четвертый и пятый выходы блока 2 сдвига соединены с первыми входами первого, второго, третьего, четвертого и пятого разрядов параллельного сумматора 3, а также с соответствующими входами первого элемента И 5, второго элемента И 6, третьего элемента И 7, четвертого элемента И 8, пятого элемента И 9 и шестого элемента И 10, а также первого элемента НЕ 12, Логические элементы И 5, 6, 7, 8, 9, и 10, элементы НЕ 11;25

9 74456

12, элементы ИЛИ 14 и 15 объединены таким образом, что на выходах элементов ИЛИ 4, ИЛИ 15 и И 10 формируется трехразрядный код поправки, который, суммируясь с кодом Х образует код мантиссы логарифма на выходах сумматора 3. Кля этого вход элемента И 10 . подключен ко входу переноса первого разряда сумматора 3, выход элемента ИЛИ 15 — ко второму входу первого разряда сумматора 3,. выход элемента ИЛИ 4 — ко второму входу 10 третьего разряда сумматора 3.

Таким образом, введение в устройство вычисления логарифма новых схем и связей поз/ воляет в течение времени, равному одному такту работы известного устройства, формировать код логарифма при основании два в виде трехразрядного кода порядка и пятиразрядного кода мантиссы числа, представленного шестиразрядным двоичным параллельным кодом. Для этой же цели в известном устройстве требует-. ся в среднем не менее десяти тактов работы.

В силу этого,-предлагаемое устройство обладает более высоким быстродействием, Формула изобретения

Устройство для вычисления логарифма, со держащее блок управления, блок сдвига, паЗО раллельный сумматор, первый элемент ИЛИ и первый элемент И, причем группа выходов блока управления подключена к первой группе входов блока сдвига, о т л и ч а ю щ е ее я тем, что, с целью повышения быстродейст-. вия, оно содержит второй, третий, четвертый, пятый элементы И, второй элемент ИЛИ, первый и второй элементы НЕ, дешифратор и шифратор, причем выходы шифратора являются (1 — n)-ми выходами устройства, а входы соединены с группой выходов блока управления, группа входов устройства подключена к группе входов блока управления и ко второй, 0 10 группе входов блока сдвига, первый, второй, третий, четвертый и пятый выходы которого подключены к первым входам первого, в рого, третьего, четвертого и пятого разрядов параллельного сумматора, а первый и второй выходы блока сдвига подключены к первому и второму входам дешифратора, третий, четвертый н пятый выходы блока сдвига подсоединены ко входам первого элемента И, выход которого соединен с первыми входами второго и третьего элементов И и входам первого элемента НЕ, выход которого подсоединен к первому входу первого элемента ИЛИ, второй вход которого подключен к первому выходу дешифратора, а выход первого элемента ИЛИ подключен ко второму входу второго разряда параллельного сумматора, вторые входы второ-. го и третьего элементов И подключены ко второму и третьему выходам дешифратора, первый и второй вход четвертого элемента И подсоединены к третьему выходу блока сдвига и третьему выходу дешифратора соответственно, третий выход блока сдвига соединен со вхо-, дом второго элемента НЕ, выход которого. подсоединен к первому входу пятого элемента

И, второй вход которого подключен к четвер.тому выходу дешифратора, выход третьего элемента И подсоединен ко входу переноса первого разряда сумматора, выходы второго, четвертого и пятого. элементов И подсоединены к первому, второму, третьему и четвертому входам второго элемента ИЛИ, выход которого связан со вторым входом второго разряда параллельного сумматора, выходы которого яв,ляются ((и+1) — (и+6))-ми выходами устроиства, Источники информации, принятые во внимание при экспертизе

1. Мельников А. А. и др. Обработка частот» ных и временных импульсных сигналов. "Энергия", 1976, с. 81-.110.

2. Авторское свидетельство СССР Р448459, кл. G 06 F 7/38, 1974.

744560

Составитель В.Субботин

Редактор Е. Дорошенко Техред Н; Бабурка Корректор E. H

Заказ 3794/13 Тираж 751 Подписное — — — — — — — .:- ..- : 11НИИПИ Государствейного комитета СССР

113035, Москва, Ж вЂ” 35, Раушская наб., д. 4/5

Ф !1ПП "Патент", г. Ужгород, ул. Проектная, 4 илиал