Устройство для умножения

Устройство для умножения

Иллюстрации

Показать все

Реферат

 

О П И С А Н И Е,щ

ИЗОБРЕТЕНИЯ

Союз Советскик

Социалистических

Республик

К АВТОРСКОМУ СВИ и ИЯЬСТВУ (61) Дополнительное к ввт. свид-ву (22) Заявлено 2709.76 (21) 2407398/18-24 (51)М. Кл. г с присоединением заявки ¹

G 06 F 7/39

Государственный комитет

СССР ио делам изобретений и открытий (23) Приоритет

Опубликовано 300680. Бюллетень ¹ 24

Дата опубликования описания 300680 (53) УДК 681. 325 (088.8) (72) Автор изобретения

Я.И.Фет

Институт математики, Сибирского отделения AH СССР (71) Заявитель (54) УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ

Изобретение относится к области вычислительной техники и предназначено для использования в арифметических устройствах цифровых вычислительных машин.

Известны последовательные умножающие устройства, содержащие последовательный двоичный сумматор (1) и (2).

В таких устройствах умножение 10 двух m-разрядных чисел,A = а,„, а а и B = Ь,„, Ь„„<,...,Ь1 выполняется за 2m циклов, йричем в первом цикле вырабатывается одно элементарное произведение (а„, Ь„), во-втором — 15 два (а Ь и à b„) и т.д., в 2m-м— одно (а,„Ь ) . В каждом цикле вычисляется cyììà всех элементарных произведений данного цикла, младший разряд которой дает соответствующий разряд 29 результата (окончательного произведения), а старшие — переносы, учитываемые в следующих циклах. Элементарными произведениями в каждом цикле являются произведения всевозможных пар 25 цифр сомножителей таких, что сумма весов разрядов любой пары равна k+1, где k — - номер цикла. Количество суммируемых элементарных произведений от 1-ro до m ro цикла увеличивается 30

t на единицу, а от m-ro до 2m-го умень- шается на единицу

Необходимость суммировать большое количество элементарных произведений (до m) является недостатком известных устройств, который обуславливает большую длительностьlоперации умножения и усложняет сумматор.

Логические методы ускорения умножения в известных последовательных умножающих устройствах не применяют,с я.

Наиболее близким по технической сущности к предлагаемому является устройство для умножения, в котором дпя ускорения операции умножения используется древовидный многовходовый последовательный сумматор, на котором одновременно суммируются все элемеитарные произведения каждого цикла $3)

Однако большое количество элементарных произведений (до m) сохраняется, вследствие чего сумматор должен иметь m входов, а сложность сумматора, в свою очередь, приводит к снижению быстродействия, Цель изобретения — упрощение устройства и повышение его быстродействия.

744563

Укаэанная цель достигается тем, к первым входам элементов б и 7 И, что устройство для умножения, содер- а также — через элемент 5 НŠ— к жащее регистры множимого и множителя первому входу элемента 8 И. Информаходы прес разователя 10 кои многовходовой одноразрядный сумма- ционные входы преоб поразрядно с выходами тор, содержит коммутатор, преобраэо- дов соединены поразря ватель прямого кода в обратный и rIpe- одноименных разряд образователи прямого кода s дополнительны,,счетчик и элементы И, ИЛИ, ь ый,, Н входами коммутатора 13, информационходы которого соединены пораэ:Е,. йричем m управляющих входов ные входы кото (в)-разрядность ойерандов) коммутато- рядно с выходами с выходами соответствующих ра подключены к выходам преобразова- разрядов реги 1 теля прямого кода в обратный, инфор- 10 первого раз р дов регистра 1 множимого. Выход в го разряда регистра 1 множимого мационные входы которого соединены соединен кром ен, кроме того, со вторым вхос выходами регистра множителя, а дом элемент 7 И емент, а выход дополнительуправляющий вход — с виходом нерепол- ного (m+1) -го раэ я а 4 нения счетчи а (а к (р эрядность которого множимого — через преобразователь 12

-го разряда регистра

Равна «2 ) и с уйравляющюм входом пер- 15 кодов — со втор входом элемента вого преобразователя прямого кода в 6 И Первые (< -1 — дополнительный, .информационный вход которого подключен к выходу многовхо- одноименными . н ми входами многовходового дового одноразрядного сумматора, вхо- одноразрядного о ого последовательного дводы которого с первого по mj2-ый со- Щ ичного сумматора 3, а -й информаединены соответственно с выходами ционный выход — со вторым входом коммутатора с-первого по (-1) -ый элемента 8 И. Выходы элементов б, 7 и выходом элемента ИЛИ, m ийФормаци- и 8 И соединены со входаьм элемента онных входов коммутатора подключены 9 ИЛИ, выход которого подключен к к соответствующим выходам регистра yg < -му входу сумматора 3, выход котомножимого, вход которого подключен рого соединен с информационным вхоко входу множимого устройства, вход дом преобразователя 11 кодов. На тремножителя устройства подключен ко тий вход элемента 7 И поступают таквходу регистра множителя, и ко вхо- товые импульсы 1-го — т-го циклов, а ду счетчика, выход переполнения на третий вход элемента 8 И вЂ” (1)— которого подключен к первым входам го — 2m-го циклов. первого и BTQpox элементов И и че- Преобразователи ко ов 10 11 12

"р элемент НŠ— к первому входу могут быть выполнены по любой известез

:третьего элемента И, второй вход ко- ной схеме обеспечиваю и

И1

У ечивающей при отсутторого соединен с - -ым выхОдом ком- ствии сигнала на управляющем входе мутатора, второй вход втоРого эле- З выдачу прямого кода, а при наличии мента И соединен с выходом первого этого сигнала — б ( ала — о ратного (дополниразряда регистра множимого, выход тельного) кода двоичног (щ+1) -го аз да двоичного числа, по(т ) -го разряда которого через вто- ступающего на информационные входы рой преобразователь прямого кода в преобразователя. дополнительный подключен ко второму 40 .Коммутатор 13 имеет в управляющих входу первого элемента И, третьи, входов, m информационных входов и входы первого и второго элементов И информационных выходов и обеспесоединены соответственно с первым 4 вает подключение к своим информаи вторым управляющим входами устрой- ционным выходам тех и только тех ства, входы элемента ИЛИ подключены 4 информационных входов, которым сок выходам элементов И. ответствуют единичные сигналы на одHcl чертеже приведена функциональ ная схема устройства для умножения.

Работа устройства основана на устройство содержит щ-разряди и .следУющихсообРажениЯх(достаточно регистр 1 множимого, m ðàçð íûé о рассмотреть случай, когда ш — четное) . регистр 2 множителя многовходовый

Если количество единиц в коде

P Ill одноразрядный (по едовательный д множителя меньше или равно, то ичный) . p 3, пол и выполняется обычное Умножение прямых (в+1) -ый разряд 4 регистра множи кодов сомножителей (А к В) . Если же элемент 5 НЕ элементы 6 7 и 8 И 7 -, то вместо этого множимое A элемент 9 ИЛИ, преобразователь 10 умножается на условный множитель

1 I ям, „, -В. Так как при этом получается уся а ловное пРоизвеДение -AB, то длЯ ный, преобразователь 12 — олучения правильного РезУльтата неда в дополHHтел ьный RQ Ta 13 обхоД м на выхо, е Ус Ройс ва изме— и счетчик 14. нить знак полученного условного

Вход счетчика 14 соединен со вхопроизведения. Умножение выполняется дом регистра 2 множителя. Выход в дополнительных кодах. переполнения счетчика 14 подключен А" ф " эо + 1 зоп1эоп к управляющим входам преобразователя Г „В )+ н

10 кодов и преобразователя 11 кодов, >5

744563

Практический смысл этих преобразований заключается в тОм, что код Ворр (при(;-" †) обязательно содержит мень2 ше, чем — единиц. Значит, в любом случае достаточно иметь ф входов многовходового последовательного двоичного сумматора. Действительно, если E — 2, то выполняется обычное . YI1 умножение положительных чисел и с помощью коммутатора 13 ко входам сумматора 3 подключаются выходы ðåгистра 1 множимого, соответствующие единицам множителя, которых не больше, чем

Из .

Если C >, то значит в обратном коде множителя не более, чем (— - ()

2 И1 единиц. Поэтому для вычисления выражения (А < Во ) достаточно иметь (— — () вход сумматора. Еще один вход

ФП (Ж -й) необходим для суммирования

2 этого выражения с поправками А и 2О

2 А „, причем обе эти поправки могут подаваться на один и тот же вход сумматора, так как при последовательном сложении их коды разделены во времени: код поправки 2 А должен 25 подаваться непосредственно после оконокончания подачи кода A.

Как видно из приведенного описания, для работы устройства необходи- Я мо, чтобы ко входам сумматора подключались все выходы регистра множимого, соответствующие единицам множителя либо все выходы регистра множимого, соответствующие нулям множителя. Эти функции выполняет коммутатор

13, управляемый соответственно пря мым или обратным кодом множителя.

Устройство работает следующим об- 4О разом.

Сначала множитель B вводится в регистр 2 множителя таким образом, чтобы его младший разряд оказался в

1-м разряде регистра 2. При этом 45 счетчик 14 подсчитывает количество единиц в коде множителя. Так как этот счетчик имеет емкость 2, он выдает

Ytl сигнал переполнения только в том случае, когда > . Сигнал переполнения поступает на управляющие входы преобразователей 10 и 11 кодов, а также на первые входы элементов 6 и

7 И и через элемент 5 — на первый нход элемента 8 И. После этой подготонки начинается собственно умножение, которое состоит из 2m циклов.

При выполнении. этих циклов множитель остается неподвижным в регистре 2, а множимое А последоватепьно продви- гается (младшими разрядами вперед) 60 через регистр 1 множимого. Кроме того, в 1-м — m-м циклах тактовые импульсы подаются на третий вход эле- мента 7 И, а. в (m+1) -м — 2т-м циклах — на третий вход элемента. 6 И ° 65

Как видно из функциональной схемы при этом выполняется умножение в соответствии с выражением (1) .

Благодаря описанной конструкции, максимальное количество элементарных произведений, подлежащих суммированию на многовходовом последовательном двоичном сумматоре, уменьшается.-в два раза по сравнению с известными устройствами. Это обеспечивает соответствующее упрощение сумматора, и, как следствие, — увеличение быстродействия умножающего устройства.

Формула и зобр ет ени я

Устройство для умножения, содержащее регистры множимого и множителя и многовходовой одноразрядный сумматор, о т л и ч а ю щ е е с я тем, что, с целью упрощения устройства и повышения его быстродействия, устройство содержит коммутатор, преобразователь прямого кода в обратный и преобразователи прямого кода в дополнительный, счетчик и элементы И, ИЛИ, НЕ, причем m управляющих входов (m— разрядность операндов) коммутатора подключены к выходам преобразователя прямого кода в обратный, информацион" ные входы которого "оединены с выходами регистра множителя, а управляю щий вход — с выходом переполнени я счетчика (разрядность которого равна ) и с управляющим входом первого М преобразователя. прямого кода в дополнительный, информационный вход которого подключен к выходу многовходового одноразрядного сумматора, входы которого с первого по — -ый соединеAl

2 ны соответственно с выходами коммутатора с первого:по (- -1) -ьФ, и выходом элемента ИЛИ, m информационных входов коммутатора подключены к соответствующим выходам регистра множимого, вход которого подключен ко входу множимого устройства, вход множителя устройства подключен ко входу регистра множителя и ко входу счетчика, выход переполнения которого подключен к первым входам первого и второго элементов И и через элемент

НŠ— к первому входу третьего элемента И, второй вход которого соединен с m/2-ым выходом коммутатора, второй вход второго элемента И соединен с выходом первого разряда регистра множимого, выход (m+1)-ro разРяда которого через второй преобразователь прямого кода н дополнительный подключен ко второму входу первого элемента И, третьи входы первого и второ" го элементов И соединены соответственно с первым и вторым управляющим входами устройства, входы элемента

HJIH подключены к выходам элементов H.

744563

Составитель В.Березкин

Техред Н. Бабурка Корректор Е. Папп

Редактор И.Нанкина

Эакаэ 3794/13 Тираж 751 Подписное

ЦНИИПИ Государственного коМитета СССР по делам иэобретений и открытий

113035," Москва, Ж-35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4

Источники информации, принятые во внимание при экспертиэе

1. М.Lehman et aI SeriaI arithme«

tic technigues, Proc. AFIPS Р7СС, 19б5, р. 715-725.

2. Авторское свидетельство СССР

94092.22, кл. 506 Г 7/39, 1974.

3 ° Baker Р.W., McCrea P.G. A highspeed seriaI tree muItipIier, "D1g1—

taI Processes", 1975,1, У 4, рр. 343349 (прототип) .