Программируемый процессор спектральной обработки сигналов

Программируемый процессор спектральной обработки сигналов

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ (61) Дополнительное к авт. свид-ву (22) Заявлено 200378 (21) 2591929/18-24 (5 )м

2 с присоединением заявки М

G 06 F 15j34

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 300680. Бюллетень ¹24

Дата опубликования описания 300680 (Я) Д (681.14 (088.8) (72) Авторы изобретения

И. Г. Грибков, В. П. Кошелев, A.A. Мошков, И . Ф. Мусатов и Т.Л. Степукова (71) Заявитель (54 ) ПРОГРАММИРУЕМЬ!Й ПРОЦЕССОР СПЕКТРАЛЬНОЙ

ОБРАБОТКИ СИГНАЛОВ

Изобретение относится к вычислительной технике и может использоваться в вычислительных системах и устройствах цифровой обработки информации.

Известно устройство, которое содержит четыре умножителя, шесть сум-, маторов, блоки памяти, индексное устройство, устройство управления fl) 0

Это устройство обладает единым алгоритмом вычисления, вОплощенным в жесткой структуре, эффективность таких процессоров требует согласования по быстродействию всех входящих в него блоков.

Недостатком устройства является, невозможность реализовать другой . алгоритм вычисления, более производительный при имекщихся характеристиках отдельных блоков.

Наиболее близким по технической сущности к предлагаемому изобретению является программируемый процессор обработки сигналов, применяемый также для спектральной обработки сигналов, в котором можно реализовать различные алгоритмы вычислений. Он содержит блок суммирования-вычитания, блок умножения, входные шины данных которых подсоединены к пер вой магистрали данных, первый блок ре гистров общего наэ н ачения, выходные шины данных которого также соединены с первой магистралью данных, управляющие в ходы всех указ анных блоков соединены между сббой, блок памяти программ и констант, блок сопряжения и обмена, выходные шины данных которых соединены ro второй магистралью данных, индексный блок, выход которого соединен с адресными шинами блока памяти программ . и констант и адресными шинами блока сопряжения и обмена, входные шины последнего блока, а также индексного блока соединены с третьей магистралью данных, блок управления, входные шины данных которого соединены со второй магистралью данных, управляющие выходы - co входами управления блока памяти программ и констант, индексного блока, блока сопряжения и обмена; блоки нормализации и деления, первые и вторые входы которьпс соединены соответственно со второй и третьей магистралями данных, выходы — с первой магистралью данных, управлякщие входы

744603

45 с выхсщом блока управления, индексный блок, второй информационный вход которого соединен с третьей маги- стралью данных, вход rrepaora блока регистров общего назначения и выхода блоков умножения и суммированиявычитания соединены с первой магистралью данных, при этом дополнительные входы - выходы блока сопРяжения и обмена являются входами и выходами программируемого процессора (22 .

Недостатком этого процессора, имеющего модульную структуру, является малое быстродействие, что объясняется ориентацией модульной структуры этого процессора на широкий класс !5 задач и, в связи с этим, недостаточным учетом особенностей спектральных алгоритмов обработки сигн алов .

Цель изобретения — повышение бы- щ стродейстния.

Поставленная цель достигается тем, что,в программируемый процессор спектральной обработки сигналов, содержащий сУмматоР, блок Умножения, первый блок регистров, блок памяти констант и программ, блок адресации и блок сопряжения, причем информационные входы сумматора и блока умножения соединены через первую магистраль с выходом первого блока регистров, а управляющие входы первого блока регистров, сумматора и блока умножения соединены между собой, первый выход блока памяти констант и программ, первая группа выходов блока сопряжениями соединены через вторую магистраль с первым выходом блока управления, первая группа входов блока сопряжения соединены через третью магистраль с первым входом блока адресации, 40 первый выход блок а управ ле ни я соединен с второй группой входов блока сопряжения, с первым входом блока памяти констант и программ и вторым входом блока адресации, вторая группа выходов и третья группа входов блока сопряжения являются соответственно выходами и входами процессора, введены коммутатор, второй блок, регистров, и блоков оперативной памяти, блок синхронизации, причем первый выход блока управления подключен к первым входам и блоков оперативной памяти, второго блока регистров, коммутатора и блока синхронизации, первый выход которого 55

Соединен со вторыми входами второго блока регистров, и блоков оперативной памяти, с третьим входом блока памяти констант и программ, с третьей группой входов блока сопряжения gp и вторым входом блока управления, второй выход блока синхронизации подключен к вторым выходам блока умножения и коммутатора, третий вход которого соединен через первую магистраль с выходами сумматора, блока умножения, третьим входом коммутатора и вторым входом блока синхронизации, третий вход которого подключен ко вторым ныходам первого блока регистров, сумматора и блока умножения, вторые выходы и блоков оперативной памяти и второго блока регистров соединены через вторую магистраль с четвертым входом коммутатора, второй выход котоРого подключен через третью магистраль ко вторым входам второго блока регистров, и блоков оперативной памяти и ко второму выходу блока управления, а также тем, что блок сопряжения содержит узел связи с внутренним интерфейсом, узел преобразования координат и накопитель,. первые выходы которых подключены соответственно к первой группе выходов блока, первые нходы узла преобразования координат, узла связи с ннутренним интерфейсом и накопителя подключены соответственно к первой группе входов блока, их вторые входы соединены соответственно со второй группой входон блока, вторые выходы узла преобраэов ания координат, узла связи с внутренним интерфейсом и накопителя соединены соответственно со второй группой выходов блока, третьи входы и выходы узла связи с внутренним интерфейсом и накопителя, соединены соответственно с третьей группой входов и второй группой выходов блока, четвертый вход блока связи с внутренним интерфейсом соединен с входом блока.

На чертеже представлена блок-схема программируемого процессора спектральной обработки сигналов.

Блок-схема содержит блоки 1, 2 регистров, сумматор 3, блок 4 умножения, блок 5 управления, блок б синхронизации, коммутатор 7, и блоков 8 оперативной памяти, блок 9 памяти констант и программ, индексный блок 10 адресации, блок 11 сопРяжения, который состоит из блока

12 связи с внутренним интерфейсом, блока 13 преобразования координат и накопителя 14, магистрали 15, 16, 17, выходы 18 процессора, входы 19 процессора, управляющие входы и выходы 20, 21 блоков управления, адресные шины 22.

Работа программируемого процессора спектральной обработки сигналов определяется конкретностью выбранного алгоритма быстрого преобразования Фурье (БПФ) 3, алгоритмов умножения на весовую функцию, вычисления амплитуды и фазы, алгоритмов усреднения (накопления) спектров. Так можно реализовывать на предложенной структуре алгоритмы

БПФ на основе элементарных операций двухточечного преобразования Фурье, четырехточечного преобраэовайия

:. 744603

Фурье и т.п. Формулы для двухточеч. .ного преобразования Фурье имеют вид х

1-л = Х вЂ” Х е б 2Кк1 а хр -) где i — номер итерации (i

О, 1, 2,..., од (И вЂ” 1), Сама элементарная операция выполняется на блок ах умножения и сумматоре 3, а также с использованием первого блока 1 регистров и под управлениемм блока 5 . Все передачи между указанными блоками выполняются по первой магистрали данных.

В первом блоке 1 регистров хранится исходная информация, записываемая в них иэ блоков 8 оперативной ° памяти, константы, выбираемые из блока, результаты четырехточечного преобразования, которые из регистров заносятся в блоки 8..

Все пересылки между любым блоком

8, 9 памяти и первым блоком 1 регистров обеспечиваются через коммутатор 7, который управляется блоками 6 и 5 с помощью управляющих шин

21.

Вся адресация памяти в рассматриваемом программируемом процессоре осуществляется блоком 10, в частности, этот блок обеспечивает выработку четырех текущих адресов для считывания новых операндов и адресов для записи результатов обработки четырехточечного преобразования

Фурье, а также для выработки адреса константы. Все передачи адресов производятся ло шинам 22.

Возможность подключения нескольких блоков 8 оперативной памяти позволяет получить высокую производительность алгоритмов БПФ ввиду организации конвейерного способа обращения к блокам памят и. Тем самым имеется возможность согласовать быстродействие блоков 3 и 4.

В эав ис имости от назначения процессора спектральной обработки сигналов блок 11 сопряжения может быть либо в минимальной комплектации, либо в макс имальной. В последнем случае этот блок включает блок 12 связи с внутренним интерфейсом вычислительной системы, блок 13 преобразования координат, реализую-. щий операцию х + iy,= A ехр (i9) где

А = Ч + v ", и = агc „"-, накопитель 14, Последний блок осуществляет выдачу по сигналам, поступающим по шинам 19, результата A„ одной из следукщих операций:

Aq Kg An-i + An=> ° " 1,2с °

К!Л +К%А 2+ А 4

1О n = 1,2,... на внешние средства отображения либо регистрации информации.

Управление всем программируемым процессором осуществляется по прог15 рамме, которая составляется для конкретных характеристик имеющихся отдельных модулей и выбранного алгоритма БПФ. Блок 5 управления адресуется через третью магистраль и

2p через индексный блок 10 к блоку 9 памяти и выбирает эа одно обращение очередную порцию команд, содержащихся в одном формате операндов, хранимых в этой памяти. Далее блок

5 управления реализует эти команды, управляя второй и третьей магистра- . лями 16, 17 и коммутатором 7.

Блок 2 регистров служит некоторой сверхоперативной памятью, его

-объем определяется количеством различных модулей и принятыми алгоритмами обработки.

Связь выхода блока 10 с одним из входов блока 12 обеспечивает формирование адресов как для внутренней

35 оперативной памяти блока 8, так и для памяти вычислительной системы, с которой идет обращение блока связи при обмене по внутреннему интерфейсу.

Рассмотрим один иэ,примеров вы40 полнения задачи вычисления прямого дискретного преобразования Фурье от одной порции инфбрмации, хранимой в блоке памяти 84 с параллельным вычислением амплитуды и фазы от ре45 . зультата, полученного в предыдущем цикле при выполнении прямого дискретного преобразования Фурье.

Предыдущий результат хранится в блоке памяти 8 . Причем происходит накопление (простое суммирование массивов) амплитудного спектра и передача его в третий блок оперативной памяти 8>.

Последовательность операций пере55 дачи по магистралям для этого примера и для одного цикла вычислений представлена в таблице.

744603

16,15

16,15

16,15

6,5

Передача двух опеРандов, передача константы

6,5

6,5

Выполнение двухточечного преобразования (ДП) 15

4 15

15

15,17

5,6

Выдача результата с параллельным довычислением

15,17

5,6

Запись в память

Результатов (дП)

Операция вычисления ампли. туды и фазы

5,6

13

Операция суммирования амплитудных спектров

8З

2l

12

17

17

24

10

9 16

16,17

16,17

l6,17

16,17

16,17

16,17

16,17

Из таблицы видно, что в рассматриваемом программируемом процессоре число передач по различ. ным магистралям практически одно и то же.

Выдача фазы и амплитуды

Обращение памяти программ эа новой ми крооперацией

Равномерное распределение загрузки магистралей в предлагаемом процессоре позволяет получить максимально возможное быстродейств ие при сохранении гибкости.

744603

Формула изобретения

Программируемый процессор спектральной обработки с иг Малов, содержащий сумматор, блок умножения, первый блок регистров, блок памяти констант М программ, блок адресации и блок сопряжения, причем информационные входы сумматора и блока умножения соединены через первую магистраль с выходом первого блока регистров, а управляющие входы первого блока регистров, сумматора и блока умножения соединены между собой, первый выход блока памяти констант и программ, первая группа выходов блока сопряжения соединены через вторую магистраль I5 с первым входом блока управления, первая группа входов блока сопряжения соединена через третью магистраль в первым входом блока адресации, первый выход блока управления соеди- 7Р нен с второй группой входов блока сопряжения, с первым входом блока памяти констант и программ и вторым входом блока адресации, вторая группа выходов и третья группа входов блока сопряжения являются сооТ ветственно выходами и входами процессора, отличающийся тем, что, с целью повышения быстродействия, в процессор введены 30 коммутатор, второй блок регистров, и блоков оперативной памяти, блок синхронизации, причем первый выход блока управления подключен к первым входам блоков оперативной памяти, второго блока регистров, коммутатора и блока синхрониэации, первый выход которого соединен со вторыми входами второго блока регистров, и блоков оперативной памяти, с третьим входом блока памяти, констант и программ, с третьей группой входов блока сопряжения и вторым входом блока управления, второй выход блока синхронизации подключен к вторым выходам блока умно- 4> жения и коммутатора, третий вход которого соединен через первую магистраль с выходами сумматора, блока умножения, третьим входом ком. мутатора, вторым в ходом блок а с инхрониэации, третий вход которого подключен ко вторым выходам первого блока регистров, сумматора и блока умножения, вторые выходы и блоков оперативной памяти и второго блока регистров соединены через вторую магистраль с четвертым входом коммутатора, второй выход которого подключен через третью магистраль ко вторым входам второго блока регистров, и блоков оперативной памяти и ко второму выходу блока управления .

2. Процессор по и. 1, о т л ич ающийс я тем,что блоксопряжения содержит узел связи с внутренним интерфейсом, узел преобразования координат и накопитель, первые выходы которых подключены соответственно к первой группе выходов блока, первые входы узла преобразования координат, узла связи с внутренним интерфейсом и накопителя подключены соответственно к первой группе входов блока, вторые выходы узла преобразования координат, узла,связи с внутренним интерфейсом и накопителя соединены соответственно со второй группой выходов блока, третьи входы и выходы узла связи с внутренним интерфейсом и накопителя соединены соответственно с третьей группой входов и второй группой выходов блока, четвертый вход блока связи с внутренним интерфейсом соединен с входом блока.

Источники информации, принятые во внимание при экспертизе.

1. Toukin А. Savage J. An арр01т

cation of corre9ation to radaz sys—

tems. — Radio and Engineer .

1972, Guky, vol. 42, 97, . р 344

2. BPankensnip Р. E. etc. БР/2

progranmabRe signaR processore. Proc.

Nat Electron. Cnicago, 111, 1974, voR. 29, Oak Brook, 416 — 429.