Устройство для интегрирования пикообразных сигналов

Устройство для интегрирования пикообразных сигналов

Иллюстрации

Показать все

Реферат

 

<1ц 744629

Союз Советских

С оциалистнческих

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДИТИЛЬСТВУ (6! ) Дополнительное к авт. свид-ву (51)М. Кл. (22) Заявлено 2Ы378(21) 2592433/18-24 с присоединением заявки Ио (23) Приоритет

Опубликовано 300680 Бюллетень Н9 24

G 06 G 7/18

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681. 33Ь (088.8) .Дата опубликования описания 300680 (72) Авторы изобретения

A. Ниязов и И.Ш. Насыров

Ордена Трудового Красного Знамени институт кибернетики с вычислитЕльнЫМ центроМ

AH Узбекской ССР (71) Заявитель!

54) УСТРОЙСТВО ДЛЯ ИНТЕГРИРОВАНИЯ ПИКООВРАЗНИХ

СИГНАЛОВ

Изобретение относится к автомати, ке и вычислительной технике и может быть использовано при автоматизиро-. ванной обработке информации с установок физико-химического анализа, когда исследуемые сигналы имеют вид пиков заранее известной формы, например функции Гаусса, Коши и т.д.

Известно устройство для интегри- f0 рования пикообразных сигналов, содержащее следящий аналого-цифровой преобразователь с изменяемым,коэффициентом масштабирования, блок фиксации экстремума, преобразователь код-частота, элемент И и счетчик результата gij .

Недостатком устройства является пониженная помехоустойчивость.

Уровень помех в этом устройстве не 20 должен превыша ь двух уровней квантования, в противном случае указанное устройство становится помехонеустойчивым.

Наиболее близко к предлагаемому 25 устройство для интегрирования пикообразных сигналов, содержащее интегратор, соединенный информационным входом с выходом управляемого ключа, сигнальный вход которого подключен ® к входу устройства, первому входу блока опредалеиия времени интегрирования, первому входу блока определения помехи, информационному входу блока памяти, входу блока фиксации экстремума и первому входу компаратора „соединенного вторым входом с выходом источника опорного напряжения и подключенйого выходом к управляющим входам группы ключей, сигнальные входы первого и второго ключей группы соединены с соответствующими выходами блока фиксации экстремума, причем выход блока памяти подключен к второму входу блока определения помехи, соединенного входом с первым входом элемента ИЛИ, подключенного выходом к первому управляющему входу управляемого ключа, второй управляющий вход которого соединен с выходом первого ключа группы ключей, выход второго ключа которой подключен к входу управления записью блока памяти, соединенного входом обнуления с выходом блока определения помехи 21.

Недостатком такого устройства является пониженная помехоустойчивость-интегрирования последовательности пикон, обусловленная тем

I что блок определения помехи учитывает помехи только на"левой сторбне интегрируемых пиков.

Цель изобретения — увеличение помехоустойчивости при интегрировании последовательности пиков.

Для достижения указанной цели в устройство для интегрирования пико— образных сигналов, содержащее интегратор, соединенный информационным входом с выходом упранляемого ключа, сигнальный вход которого подключен к входу устройства, первому входу блока определения времени интегрирования, первому входу блока определения помехи, информационному входу блока памяти, входу, блока фиксации экстремум и первому входу компаратора, соединенного вторым входом с выходом ис ночника опорного напряжения и подключенного выходом к упранляющим входам группы ключей, сигнальные входы первого и второго ключей группы соединены с соответствующими выходами блока фиксации экстремума, причем выход блока памяти подключен ко второму входу блока определения помехи, соединенного "выходом с первым входом элемента

ИЛИ и входом обнуления интегратора, и ко второму. входу блока определения времени интегрирования, выход кбторого соединен со вторым входом элемента ИЛИ, подключенного выходом

k первому упрдвляющему входу управляемого ключа, дополнительно введены источник опорного напряжения, компараторы, элементы ИЛИ, управляемый ключ и группа ключей, подклю чейных первыми управляющими нходами к сигнальному входу третьего ключа основной группы ключей и соединенных вторыми управляющими входами с выходом первого дополнительного компаратора, первый вхбд которого соеди нен с выходом основного источника

" опорного напряжения, а второй вход пЬдкЫочен к первому выходу второго дополнительного компаратора, соединенного вторым выходом с управляющим входом дополнительного упранляе-. мбго ключа, первым входом — с" вы ходом дополнительного блока памяти, а вторым входом — с выходом первого ключа дополнительной группы ключей, подключенного сигнальным входом к входу устройства, причем выход второго ключа дополнительной группы ключей, соединенного сигнальным входом с выходом первого ключа ос-. новной группы ключей, подключен к .второму управляющему входу основного управляемого ключа, входу управления записью основного блока памяти и входу обнуления дополнительного блока памяти, соединенного информационным нходом с входом устройства

"й подключенного входом управления

744629

4 записью к выходу первого дополнительного элемента ИЛИ, первый вход которого соединен с выходом дополнительного управляемого ключа, подключенного сигнальным входом к выходу третьего ключа дополнительной группы ключей, соединенного сигнальным входом с выходом второго ключа основной группы ключей, выход третьего ключа которой соединен с сигнальными входами четвертого и пятого ключей дополнительной группы ключей, причем выход четвертого ключа этой группы соединен с выходом дополнительного источника опорного напряжения,. а выход пятого ключа 5 подключен к выходу блока определения времени интегрирования, второму входу первого дополнительного элемента ИЛИ и перному входу второго дополнительного элемента ИЛИ, соединенного

Щ вторым входом с выходом блока определения помехи и подключенного вы- ходом к входу обнуления основного блока памяти.

На. фиг.1 изображена блок-схема д5 устройства; на фиг. 2 — временные диаграммы работы устройства (а сигнал на входе устройства, б .— сигнал на выходе оснонногo компаратора, н — нремя работы интегратора; г — время работы дополнительной группы ключей, д — моменты записи информации в дополнительный блокпамяти).

Устройство для интегрирования пикообразных сигналов содержит интегратор 1, основной управляемый ключ 2, блок 3 формирования экстремума, основной блок 4 памяти, блок

5 определения помехи, блок 6 определения времени интегрирования, основной компаратор 7, дополнительный блок 8 памяти, основной источник 9 опорного напряжения, основную группу 10 нормальноразомкнутых ключей, дополнительную группу 11 ключей, включающую н себя первый, третий, четвертый нормальноразомкнутые ключи и второй и пятый нормальнозамкнутые ключи, дополнитель-. ный источник 13 опорного напрятельный источник 13 опорного напряжения, основной элемент 14 ИЛИ, первый дополнительный элемент 15 ИЛИ, второй дополнительный элемент 16

ИЛИ, дополнительный управляемый ключ 17, первый дополнительный компаратор 18 и второй дополнитель- ный компаратор 19.

Устройство работает следующим образом.

В исходном состоянйи интегратор

60 1, блоки 4 и 8 памяти обнулены.

Управляемые ключи 2,17 разомкнуты. На выходе основного источника 9 опорного напряжения, который является регулируемым, установлено на$5 пряжения порога U„ равное макси744629 бО

65 мальному уровню помех, поступающих совместно с истинным сигналом на вход устройства. Ключи основной и дополнительной групп 10 и 11 ключей находятся в исходном состоянии., На сигнальный вход основного управляемого ключа 2 поступает входной сигнал U>, являющийся суммой истинной пикообразной функции и помехи (фиг.2,а), при превышении входным сигналом уровня порога в момент времени А (фиг.2,б) срабатывает основной компаратор 7, сигнал с его выхода замыкает ключи основной группы 10 ключей. При первом максимуме напряжения (фиг.2,а, точка В) блок 3 фиксации на своем первом выходе вырабатывает сигнал, который, пройдя через первый ключ основной группы 10 ключей и второй группы 11 ключей, замыкает основной управляемый ключ 2, записывает максимальное значение U в основной х блок 4 памяти и обнуляет дополнительный блок 8 памяти.

Интегратор 1 с момента достижения максимума (фиг.2,в) начинает интегрировать входной сигнал, с этого >ке момента времени блок 5 определения помехи начинает проверку выполнения неравенства п Ох где,U — последнее запомненное значение максимума U< в блоке 4 памяти, а блок 6 определения времени интегрирования проверяет выполнение неравенства

-nU — Uх )/ 0 i где и — коэффициент, зависящий от вида функции, которым описывается пикообразный сигнал емкости интегратора 1, частот ных свойств U и т.д., причем n (1.

Если проверяемый максимум является результатом действия помехи (фиг.2,а, точка С), то блок 5 в момент времени С вырабатывает сигнал, который обнуляет интегратор 1,через элемент 14 ИЛИ размыкает основной управляемый ключ 2 и через элемент

16 ИЛИ обнуляет основной блок 4 па-, мяти. Блок 5 таким образом реагирует на все максимумы входного сигнала, являющиеся результатом действия помех на левой стороне пика.

Поступление истинного пика (фиг.2,а, точка Р) устройство определяет тем, чтр в блоке 5 не выполняется условие 0 -0 (О, поэтому интегрирование U в интеграторе 1 продолжается до того момента (фиг.2,. : — а, точка R, Фиг.2а), пока блок б определения времени -интегрирования не выработает сигнал окончания интегрирования, который через элемент 16 ИЛИ обнуляет блок 4 памяти, 5

ЗО

55 через элемейт 15 ИЛИ подает сигнал записи значения U>(фиг.2,а, точка R)e блок 8 памяти и через элемент 14 ИЛИ размыкает ключ 2.Сигнал с блока 6 поступает также на последующие устройства обработки информации (на чертежах не изображены), которые считывают значение интеграла из интегратОра 1 и затем обнуля- ют его. Этот же сигнал с блока 6 через пятый нормальнозамкнутый ключ дополнительной группы 11 ключей и через третий ключ основной группы 10 ключей, который в данный момент замкнут, поступает на первый управляющий вход дополнительной группы 11 ключей.

С этого момента первый, третий, четвертый ключи этой группы замыкаются, а второй и пятый ключи размыкаются, так как подачей напряжения с выхода источника 13 через четвертый ключ дополнительной группы и третий ключ основной группы на первый управляющий вход группы 11 ключей эта группа становится в режим самоблокировки.

Таким образом, с этого момента времени за счет переключейия ключей

11 группы отключаются блок 4 памяти, блок 5 определения помехи, блок 6 определения времени интегрирования и управляемый ключ 2, а в работу включаются блок 8 памяти, компараторы 18, 19, управляемый ключ 17 и элемент 15 ИЛИ, которые образуют блок определения помехи на правой сторойе пика.

Блок определения помехи на правой стороне пика работает следующим образом.

Запомненное в блоке 8 памяти значение входного сигнала U сравни3 вается на компараторе 19 с текущим входным сигналом Uz . Второй выход компаратора 19 вырабатывает скачок напряжения при U„ — 0 < О, который замыкает управляемый ключ 17, а первый выход компаратора 19 выдает разность между напряжениями U u U только при положительном значении разности О>(— 0 ) 0

Разностное напряжение с первого выхода компаратора 19 сравнивается на компараторе 18 с напряжением порога U„ HcTo HH 9, T.e. с максимальным уровнем помех. При выполнении условия (0„— 0,) — 0„, 0 компаратор 18 вырабатывает сигнал, который через второй управляющий вход группы вход группы 11 ключей снимает блокировку с этой группы.

После записи сигналом с блока 6 в блок памяти 8 напряжения U п0

3 (фиг.2,а,д, точка R) идет сравнение этого напряжения на компарато744629 ре 19 и, так как U -U (О, то ключ

17 замкнут. Поэтому при.достижении минимума (фиг.2,а, точка 0) сигнал со второго выхода блока 3 фиксации экстремума, по второму выходу которого фиксируется минимумы напряжения, через второй ключ группы 10 и третий ключ группы 11, управляемый ключ 17 и элемент 15 ИЛИ подает в блок 8 памяти сигнал записи, по которому н этот блок записывается значение минимума U . Наступивщий после минимума (после точки О, фиг.2,а} прирост сигнала U> -U> сравнивается с максимальным уровнем помех 0 на компараторе 18. Если (U> — U ) — U (О, то никаких переключений не происходит и поэтому выработанный на первом выходе блока 3 сигнал максимума в момент времени

К (фиг.2, а) не проходит через группу 11 ключей.

При поступлении следующего минимума (момент О, фиг.2,а,д) точно так же записывается значение U> в момент О на блок 8 памяти. Устройство таким образом реагирует и на . все другие минимумы, т.е. когда запомненное значение Uy больше текущего (следующего) минимума. Если уровень запомненного минимума меньше уровня текущего минимума (фиг.2,а, точки V и S), то управляемый ключ 18 разомкнут, так как

U„-U,> 0, но (U„-U, ) -U„(О, то сигнал со нторого выхода блока 3. не проходит через ключ 17 и новое текущее значение минимума не записывается в блок 8 памяти.

При дальнейшем увеличении U tcoMпаратор 18, при выполнении условия .Оп ) (фиг. 2, а, г, момент N) вырабатывает сигнал,.который снимает блокировку группы 11 ключей. Это означает, что начал поступать следующий пик. Ключи 11 возвращаются в исходное положение. Интегратор 1, блок 4 памяти, блоки 5 и б работают в режиме определения истинного пика и интегрирования его площади, как описано выше.

Если входной сигнал U после его интегрнрования убывает ниже уровня порога (фиг.2,а, момент A), то компаратор 7 из-за выполнения условия U> U (О снимает свой сигнал с управляющего входа группы 10 ключей. С группы 11 ключей блокировку снимает третий ключ 10 группы

Возвращением в исходное, т.е. нормальноразомкнутое состояние.

Таким образом, устройство для интегрирования пикообразных кривых возвращается в исходное состояние, за исключением блока 8 памяти и ключа 17. На блоке 8 памяти остается последнее запомненное значение

2О

39

5S

60 минимума входного сигнала, а так как 0 — U>(О, то и управляемый ключ

17 замкнут, но это не мешает нормальной работе устройства. Первый же сигнал максимума с выхода блока

3, установив н,нуль блок 8 памяти, размыкает управляемый ключ 17.

Таким образом, предложенное устройство является более помехоустойчивым чем известное, так как позволяет учитывать помехи как на левой стороне интегрируемых пиков, так и . на правой их стороне.

Формула изобретения

Устройство для интегрирования пикообразных сигналов, содержащее интегратор, соединенныМ информационным входом с выходом управляемого ключа, сигнальный вход которого подключен к входу устройства, первому входу блока определения времени интегрирования, первому входу блока определения помехи, информационному входу блока памяти, входу блока фиксации экстремума и первому входу компаратора, соединенного вторым входом с выходом источника опорного напряжения и подключенного выходом к управляющим входам группы ключей, сигнальные входы первого и второго ключей группы соединены с соответствующими выходами блока фиксации экстремума, причем выход блока памяти подключен ко второму входу блока определения помехи, соединенного выходом с первым входом элемента ИЛИ и входом обнуления интегратора, и ко второму входу блока определения времени интегрирования, выход которого соединен с вторым входом элемента ИЛИ, подключенного выходом к первому управляемому входу управляемого ключа, о т л и ч а ю щ е е с я тем, что, с целью увеличения помехоустойчивости при интегрировании последовательности пиков,в устройство дополнительно введены источник опорного напряжения, компараторы, элементы ИЛИ, управляемый ключ и группа ключей, подключенных первыми управляющими входами к сигнальному входу третьего ключа основной группы ключей и соединенных вторыми управляющими входами с выходами первого допогнительного компаратора, первый вход которого соединен с выходом основного источника опорного напряжения, а нторой вход подключен к первому выходу второго дополнительного компаратора, соединенного вторым выходом с управляющим входом дополнительного управляемого ключа, первым входом — с выходом дополнительного блока памяти, а вторым входом — с выходом первого ключа дополнительной группы

744629

1О е.г. I ключей, подключенного сигнальным входом к входу устройства, причем выход второго ключа дополнительной группы ключей, соединенного сигналь- ным входом с выходом первого ключа основной группы ключей, подключен к второму управляющему входу основного управляемого ключа входу управления записью основного блока памяти и входу обнуления дополнительного блока памяти, соединенного инФормационным входом с входом устройства и подключенного входом управления записью к выходу первого дополнительного элемента ИЛИ,первый вход которого соединен с выходом дополнйтельного управляемого ключа, подключенного сигнальным входом к выходу третьего ключа дополнительной группы ключей, соединенного, сигнальным входом с выходом второго ключа основной группы ключей, выход третьего ключа которой соединен с сигнальными входами четвертого и пятого ключей дополнительной группы ключей, причем выход четвертого ключа этой группы соединен с выходом дополнительного источника опор-. ного напряжения, а выход пятого ключа йбдключен к выходу блока определения времени интегрирования, второму входу первого дополнительного элемента ИЛИ и первому входу второго дополнительного элемента ИЛИ, соединенного вторым входом с выходом блока определения помехи и подключенного выходом к входу обнуления основного блока памяти. 5 Источники информации, принятые во внимайие "при экспер1рэе

1. Авторское свидетельство СССР

Р 601703, кл. G 06 G 7/18, 1976.

2. Патент СшА 9 3801806, 2О кл. 235-183, 1974 (прототип).

ЦНИИПИ Заказ 3818/15

Тираж 751 Подписное

Филиал ППП Патент, г. Ужгород, ул. Проектная, 4