Устройство для выборки адресов из блоков памяти

Устройство для выборки адресов из блоков памяти

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Соцкалмстическ их

Республик

< 744722

-е (61) Дополнительное к авт. свид-ву— (22) Заявлено 27.0?.76 (21) 2395190/18-24 с присоединением заявки №вЂ” (23) Приори гет— (51) М. Кл.2 б 11 С 8/00

Государственный комитет

Опубликовано 30.06.80. Бюллетень № 24 (53) УДК 681.327, .66 (088.8) IIo делам нзобретеннй н отнрытнй

Дата опубликования описания 05.07.80 (72) Авторы изобретения

А. А. Кассихин и П. П. Люмаров (7I ) Заявитель (54) УСТРОИСТВО ДЛЯ ВЫБОРКИ АДРЕСОВ

ИЗ БЛОКОВ ПАМЯТИ

Изобретение относится к вычислительной технике, в частности к запоминающим устройства м.

Известно устройство лля выборки адресов из блоков памяти, состоящее из адресных формирователей прямого и дополнительного кода адреса по одному на каждую входную адресную шину, динамических вентилей ИЛИ-НЕ, входы которых соединены со всеми комбинациями выходных шин адресных формирователей для выбора одного из выходов устройства и выходных формирователей по одному на каждый выход. Алресные формирователи состоят из двадцати трех MOIL-транзисторов и четырех конденсаторов, образуюгцих первые и вторые динамические инверторные каскады и выходные каскады (1).

Недостатком такого устройства является большое число МОП-транзисторов и конденсаторов в составе устройства.

Наиболее близким к предлагаемому техническим решением является устройство для выборки адресов из блоков памяти, включающее в себя алресные формирователи, в которых истоки первого и второго адресных

МОП-транзисторов подключены к шине нулевого потенциала, затвор второго адресного МОП-транзистора соединен со стоком первого и истоком третьего адресных МОПтранзисторов, затворы третьего и четвертого адресных МОП-транзисторов соединены с первой тактовой шиной, исток четвертого адресного MOll-транзистора соединен со стоком второго адресного МОП-транзистора, стоки третьего и четвертого адресных

МОП-транзисторов соединены соответственно с истоками пятого и шестого алресных

Ip NOf1-транзисторов, затворы которых соединены со второй тактовой шиной, стоки пятого и шестого адресных МОП-транзисторов подключены к шине стокового питания. Исто ки пятого и шестого адресных МОГ1-транзисторов через первый и второй конденсаторы соединены с шиной первого тактового сигнала, а также с затворами соответственно седьмого и восьмого адресных МОП-транзисторов, истоки которых соединены с шиной нулевого потенциала. Стоки седьмого и восьмого адресных МОП-транзисторов соединены соответственно с истоками девятого и десятого адресных МОП-транзисторов, затворы которых подключены соответственно к истокам шестого и пятого алресных МОП744722

1Е

3

"тсза> эисторов, а их стоки соединены с истоком одиннадцатого алресного МОП-транзистора, затвор которого подключен к первой тактовой шине, а сток — — к шине питанйя. Истоки девятого и десятого адресныхх МОГ1-транзисторов соединены соответственно со стоками двенадцатого и трйнадцатого адресных МОП-транзисторов, их затворы подключены к шине второго тактового сигнала, и истоки — к шине нулевого потенциала. Истоки левятого н десятого адресных МОП-транзисторов также подключены к затворам логических МОП-транзисторов динамических вентилей ИЛИ-НЕ по схеме параллельного декодера, истоки логических

МОП-транзисторов подключены к шине нулевого потенциала, а стоки — к истокам зарядных МОП-транзисторов и к выходным шинам. Затворы зарялных МОП -транзисторов подключены ко второй тактовой шине, а стоки — — к шине питания !2).

Цель изобретения — упрощение устройства.

1lоставленная цель лостигается тем, что в устройстве для выборки адресов иэ блокков памяти, содержащем адресные формирователи, каждый из которых состоит из . шести алресных МОП-транзисторов, причем истоки первого и второго адресных МОПтранзисторов подключены к шине нулевого потенциала, затвор второго алресного МОПтранзистора соединен со стоком первого и истоком третьего адресных МОП-транзисзе торов, затворы третьего и четвертого адресных МОП-транзисторов соединены с первой тактовой шиной, исток четвертого алресного

МОП-транзистора соединен со стоком второго алресного МОП -тра нзистора,,стоки 55 третьего и четвертого адресных МОП-транзисторов соединены соответственно с истоками пятого и шестого адресных МОП-транзисторов, затворы которых соединены со втЬрой тактовой шиной, стоки пятого и шестого адресных МОГ1-транзисторов подключены к ае шине питания, элементы ИЛИ-НЕ, подключенные к выходным шинам выходных формирователей, состоящих из зарядных МОПтранзисторов и логических МОП-транзисторов, причем истоки зарядных МОП-транзис- 45 торов соединены с выходными шинами элементов ИЛИ-НЕ и стоками логических МОПтранзисторов, стоки зарядных МОП-транзис торов соединены с шиной питания, истоки пятого и шестого адресных МОП-транзисторов соединены с затворами логических МОП "транзисторов, истоки логических МОП-транзисторов и затворы зарядных МОП-транзисторов подключены к первой тактовой шннР.

На фнг. 1 прелставлена сокращенная

55 схема устройства; на фиг. 2 -- временная диаграмма напряжения на тактовых шинах и узлах устройства.

Фмй-.-4

Устройство солержит адресные формирователи 11, l, выходной формирователь 2, входная шина 3 которого соединена с элементом ИЛИ-НЕ 4, каждый адресный формирователь 1 содержит шесть адресных

МОП-транзисторов 5, 6, 7, 8, 9 и 10, истоки первого 7 и второго 10 адресных МОПтранзисторов подключены к шине 11 нулевого потенциала, затворы третьего 6 и четвертого 9 адресных МОП-транзисторов соединены с первой тактовой шиной 12, затворы пятого 5 и шестого 8 адресных МОП-тран зисторов соединены со второй тактовой шиной 13„выходной формирователь 2 содержит зарядный МОП-транзистор 14 и логичес- . кие МОП-транзисторы.15 и 16, сток зарядного МОП-транзистора .14 соединен с шиной 17 питания.

Устройство работает следущим образом.

Обе выходные адресные шины 18 и !9 каждого адресного формирователя 1 за пределами цикла памяти заряжены ло уровня

U» — 1!> МОПтранэисторами 5 и 8, где !!и — напряжение питания стока, Ug — пороговое на пря>кенйе МОП-транзисторов обогащенного типа. Первым сигналом временной диаграммы (фиг. 2) является сигнал предварительного заряда по первой тактовой шине 12, имеющей форму импульса с амплитудо" U На входных адресных шинах

20 в начале предварительного заряда и в течение всего времени предварительного заряда должен быть установившийся, адрес. По сигналу 12 по первой тактовой шине уровень сигнала 13 по второй тактовой шине понижается до уровня земли «О» и выходные адресные шины 18 н 19 отключаются от шины питания Ц„а МОП-транзисторы 6 н 9 вводятся в проводящее состояние и начинается разряд одной иэ. выходных шин 18 и 19. При логическом нуле на входной шине 20 адресный МОП-транзистор 5 оказывается выключений>м, н несмотря на включение адресного МОП-транзистора 7, разряд выходной адресной шины 18 на землю отсутствует. Протекающий через адресный

МОП-транзистор 7 ток заряжает затвор адресного МОП-транзистора 6 и при включении его разряжается выходная адресная шина 19. Если же иа входной адресной шине 20 установлена логическая единица, то адресный МОП-транзистор 7 проводит и при включении адресного МОП-транзистора 6 выходная шина l8 разряжается. Соотношение меж ду проводимостями адресных МОП-транзисторов 6 и 7 должно быть таким, чтобы высокий потенциал на выходной шине 18 не воздействовал на затвор адресного МОПтранзистора !О и не произошел ложный разряд выходной (алреснои) шины 19, которая дол>кйа оставаться заряженной..

После возрастания напряжения на первой тактовой, шине 12 ло верхнего значения выходные адресные шины 18 и !9 принц744722

ИЛИ-НЕ 4 заряжаются МОП-транзисторами 14 до уровня U — Ue, а происходящее в это время установление напряжения на шинах 18 и 19 не оказывает влияния на заряд выходных шин (на чертеже не обозначены) вентилей ИЛИ-НЕ, поскольку истоки логических МОП-транзисторов 15 и 16, соединенные с первой тактовой шиной 12 1о повышают свой потенциал по уровню до .U и логические МОП-транзисторы не препятствуют заряду выходных шин вентилей

ИЛИ-НЕ. Одна из двух выходных шин каждого адресного формирователя понижает свой потенциал до земли, а другая, которая была заряжена до потенциала U Ug не

:только сохраняет свой предварительный заряд, но и еще более повышает его. Он состоит из исходного U Ца плюс еще U за вычетом потерь в соединительных шинах. 2о

Это обусловлено тем, что к выходной шине подключены затворы логическйх МОП-транзисторов 15 и 16, которые проводят и в которых существует значительная емкость между затворами и истоками и стоками, а истоки и стоки смещаются в сторону высокого потенциала. Поэтому логические МОП-транзисторы 15 и 16, затворы которых соединены с. незаряжающимися при данном внешнем адресе выходными шинами проводят даже после возрастания напряжения на первой тактовой шине 12 до верхнего значения U.

Напряжение .на выходной шине вентиля

ИЛИ-НЕ, в котором включен хотя бы один логический МОП-транзистор (т. е. во всех кроме одного) достигает верхнего уровня напряжения на первой тактовой шине 12, равного Uz.

Формула изобретения

Устройство для выборки адресов из блоков памяти, содержащее адресные формирователи, каждый из которых состоит из шести адресных МОП-транзисторов, причем истоки первого и второго адресных МОПтранзисторов подключены к шине нулевого потенциала, затвор второго адресного МОПтранзистора соединен со стоком первого и истоком третьего адресных МОП-транзисторов, затворы третьего н четвертого адресных МОП-транзисторов соединены с первой тактовой шиной, исток четвертого адресного МОП-транзистора соединен со стоком второго адресного МОП-транзистора, стоки третьего и четвертого адресных МОП-транзисторов соединены соответственно с истоками пятого и шестого адресных МОП-транзисторов, затворы которых соединены со второй тактовой шиной, стоки пятого и шестого адресных

МОП-транзисторов подключены к шине питания, элементы ИЛИ-НЕ, подключенные к выходным формирователям, состоящим из зарядных МОП-транзисторов и логических

МОП-транзисторов, причем истоки зарядных MOll-транзисторов соединены с выходными шинами элементов ИЛИ-НЕ и стоками логических МОП-транзисторов, стоки зарядных МОП-транзисторов соединены с шиной питания, отличающееся тем, что, с целью упрощения устройства в нем истоки пятого и Шестого адресных МОП-транзисторов соединены с затворами логических

МОП-транзисторов, истоки логических MOll транзисторов и затворы зарядных МОПтранзисторов подключены к первой тактовой шине.

Источники информации, принятые вот вйи%янйе"при экспертизе

1. Патент СШЛ № 3942160, кл. G I С 7/00, 1976.

2. Патент ClllA .% 3906463, кл. б 1! С 7/00, 1975 (прототип).

722 мают состояние в зависимости от напряжения на входной адресной шине 20.

В тактовом периоде предварительного заряда выходные шины всех элементов

Когда напряжение на первой тактовой шине 12 падает до земли, включенные логические МОП-транзисторы 15 и 6 приводят в обратном направлении и полный разряд выходной шины почти точно совпадает по времени с достижением напряжения на первой тактовой шине 12 уровня земли.

В данном устройстве для выборки адресов из блоков памяти для получения прямого и дополнительного внутренних адресных" сигналов для параллельного декодера из входных адресных сигналов невысокой амплитуды используется минимальное число инверторов -- олин для получения дополнительного и еще олин для получения прямого кола адреса.

В устройстве не требу тся дополнительных емкостей для компенсации затворных емкостей МОП-транзисторов, которые работают при высоких напряжениях отпирания обеспечивающих высокое быстродействие.

Требуемый для устройства формирователь сигнала"yïðàâëåíèÿ зарядом выход!!йх"" адресных шин работает на небольшое число нагрузок, которыми являются затворы пя= тых и шестых адресных МОГ1-транзисторов в адресных формирователях, и легко может быть изготовлен в составе интегральной схемы.

744722

Редактор И. Н анкина

Заказ 3824/18

Составитель А. Воронин

Техред К. Шуфрич Корректор Ю. Макаренко

Тира,ж 662 Подписное

UHHHllH осударственного . комитета СССР ао делам изобретений и открнтнй

I 13035, Москва, )К вЂ” 35, Раушская наб, д. 4/5

Филиал ППП Патентэ, г. Ужгород, ул. Проектиаи, 4