Устройство для контроля оперативной памяти

Устройство для контроля оперативной памяти

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИ ЕТЕИЬСТВУ

Союз Советскнк

Соцналнстнческни

Республик

„„744734 (61) Дополнительное, к авт. сеид-ву (22) Заявлено 020178 (21) 2566724/18-24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 300680. Бюллетень №. 24 (51)М. Кл 2

G 11 С 29/00

Государственный комитет

СССР по лелам и:тобретеиий и открытий (53) УДК 681 327 (088.8) 1

Дата опубликования описания 300680 (72) Авторы изобретения

Д.Г.Нисневич, Г.Г.Мамджян и Л.С.Дорохова

/ (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ОПЕРАТИВНОЙ ПАМЯТИ

Изобретение относится к запоминающим устройствам.

Известны устройства для контроля оперативной памяти(1) и (2).

Одно из известных устройств для контроля памяти содержит формирователь тестовой программы контроля, блок выбора адресов памяти и блок сравнения считываемой информации с эталонной 11 .

Недостатком этого устройства является невысокое быстродействие.

Из известных устройств наиболее близким техническим решением к изобретению является устройство для конт-15 роля оперативной памяти, содержащее регистры числа, выходы которых подключены ко входам блока сравнения, счетчик адресов, подключенный к пульту управления и блоку управления, со-20 единенному C блоком формирования тестовых сигналов, первый выход которого подключен ко входу одного из регистров числа 21 .

К недостаткам этого устройства относится отсутствйе воэможности статистического анализа в процессе конт pans. амплитудных и временных параметров считанных сигналов. Такой анализ 30 позволил бы минимизировать уровень помех на выходе оперативной памяти, выбрать оптимальное по помехоустойчивости сочетание параметров блока воспроизведения информации: порога срабатывания амплитудного дискриминатора, длительности и местоположения строб-импульса на временной оси. Отсутствие такого анализа снижает надежность устройства.

Цель настоящего изобретения — повьваение надежности устройства.

Поставленная цель достигается тем, что устройство содержит амплитудный дискриминатор, элемент задержки и блоки анализа параметров сигналов

"1" и "0", причем выходы блоков анализа параметров сигналов "1" и "0" подключены к выходам устройства, а входы — соответственно к выходам амплитудного дискриминатора, элемента задержки и блока управления, второму выходу блока формирования тестовых сигналов и к одним из входов устройства.,Входы элемента задержки соеди;некы с одними из выходов блока управления и пульта управления, входи амплитудного дискриминатора подключены к другому выходу пульта управле744734 ния, третьему выходу блока формиро вания тестовых сигналов и другому входу устройства.

При этом целесообразно блок анализа параметров сигналов "1" выполнить таким образом; чтобы он содержал эле менты И, выход первого из которых подключен к одним из входов второго

»и третьеГо элементов И, другие входы которых, а также входы первого элемента И соединены со входами блока анализа параметров сигналов "1", вы- ходы которого подключены к выходам элементов И.

Блок анализа параметров сигналов

"0" целесообразно выполнить в виде узла, содержащего дополнительные эле- 15 менты И, триггеры, входы которых, а также одни из входов дополнительных элементов И соединены со входами блока анализа параметров сигналов

"0", выходы которого подключены к,ф выходам дополнительных элементов И, выходы триггеров соединены с другими входами первого и второго дополнительных элементов И, выходы которых подключены к другим входам третьего и четвертого дополнительных элементов И.

На фиг. 1 изображена блок-схема предложенного устройства; на фиг. 2, а-к показаны временные диаграммы, поясняющие работу устройства.

Устройство для контроля оперативной памяти (см.фиг.1) содержит блок

1 управления, счетчик 2 адресов,. регистры 3 числа, блок 4 формирования тестовых сигналов, блок 5 сравнения, пульт 6 управления, выход 7 которого подключен к одному из вхо- дов регистра 3, элемент 8 задержки, амплитудный дискриминатор 9, блок 40

10 анализа параметров сигналов "1" и блок 11 анализа параметров сигналов "0".

Первый выход блока 4 подключен ко входу одного из регистров 3. Выходы блоков 10 и 11 соединены с выходами устройства, к которым подключайГся счетчики Й пульсов или частотомеры (на фиг. 1 не показаны). Входы блоков 10 и 11 йодключейы соответ- 5О ственно K,âûõîäàì дискриминатора 9, элемента 8 задеряки и блока 1, второму выходу блока 4 и к одним из входов устройства. Входы элемента 8 задержки соединены с одним из выходов бло- 55 аа. 1 и пульта 6 управления. Входы дискриминатора 9 подключены к другому выходу пульта 6 управления, третьему выходу блока 4 и другому входу устройства.

Блок 10 содержит первый 12., второй ®

13 и третий 14 элементы И. Выход элемента И 12 подключен к одним из входов элементов И 13 и 14, другие-входы которых, а также входы элемента И 12 соединены со входами блока 10, вы- 65 ходы которого пдключены к выходам элементов И 12-14.

Блок 11 содержит первый 15 и второй 16 дополнительные элементы И, триггеры 17 и 18 и третий 19 и четвер-, тый 20 дополнительные элементы И. ,Входы триггеров 17 и 18, а также одни из входов элементов И 15, 16, 19

20 соединены со входами блока 11, выходы которого подключены к выходам элементов И 15, 16, 19, 20. ,Выходы триггеров 17 и 18 соединены с другими входами элементов И 15 и 16, выходы которых подключены к другим входаМ элементов И 19 и 20.

Входы и выходы устройства подключаются к контролируемому блоку 21 оперативной памяти.

Устройство для контроля оперативной памяти работает следующим образом.

На пульте 6 задается требуемый режим работы. Для определения статистических характеристик считанных сигналов используется режим, аналогичный режиму получения вероятностной работы области работоспособности оперативной памяти устройствапрототипа (2), при котором "останов" тестовой программы производится полным циклом теста, а для каждого очередного запуска цикла используется кнопка "Пуск" на пульте управления. При каждом .прогоне тестовой программы для заданных порога дискриминации и задержки момента стробирования относительно импульса обращения счетчики, подключенные к выходам блоков 10 и 11, подсчитывают количества импульсов, характеризующие требуемые амплитудные и временные распределения. Такими распределениями, например, для магнитных оперативных блоков памяти на ферритовых сердечниках и пластинах являются следующие распределения амплитуд на выходе линейного усилителя блока памяти: импульса "1" — F4(Е), импульса помехи, предшествующего полезному сигналу (первый импульс "0") Fo(Е); импульса помехи, следующего за г(олезным сигналом (второй импульс "0") Г (Е), и следующие временные распределения фронтов импульсов на выходе амплитудного дискриминатора: передних и задних фронтов импульсов "1", соответственно F (t) и F> (t), заднего фронта первого импульса "0" — Foe(t) и

3 переднего фронта второго импульса

0 — F02() .

Рассмотрим более подробно получение указанных распределений.

Амплитудные распределения "1" формируются при помощи элемента И 12 в котором производится стробирова— ние сигнала "1" на выходе амплитудного дискриминатора 9 (см.фиг.2 д) предварительным сугробом усилителя считывания блока 21.. В результате

744734 стробирования считанного сигнала на выходе амплитудного дискриминато- ра 9 и на выходе элемйнта И 12 выделяется импульс "1"..Подсчитывая количество импульсов "1" — и за время полного периода теста М находим вероятность превышеиия считанным сигналом "1" установленного на пульте управления порога дискриминации Е

N) М

Изменяя уровни порогов Е; и получая соответствующие значения Р1 при очередных прогонах устройства, опре- 15 деляем статистическую функци о распределения амплитуд сигнала "1".

Для получения распределений амплитуд первого и второго импульсов "0" необходимо произвести разделение этих импульсов с помощью соответствующих стробов, получаемых на выходах триггеров 17 и 18 в блоке 11 формирования распределений "О". Пода- 25 вая стробы 07 и ОЦ получим на выхо/ дах элементов H 15-16 функции распределения амплитуд первого импульса.

"О" — Fo"(Å) = 1-1" (Е) и второго импульса "О" — F "(Е) = 1-P " "(Е).

Для получения временных распределений задержек прохо>кдения фронтов импульсов используется регулируемый элемент 8 задержки в требуемой полярности, он подключается к одним входам элементов И 19 и 20, на вторые входы которых поступают сигналы с выходов элементов И 15 и 16. На фиг. 2,е и 2,ж показаны прямой и инверсный задержанные сигналы стро- 40 бирования на выходе элемента 8 задержки. Когда время задержки равно нулю, то в элементе И 13 совпадения не произойдет (см.фиг.2,д и 2,е) и за время полного периода теста на вы- 45 ход элемента И 13 не пройдет ни одного импульса. При увеличении -времени задержки командой с пульта управления до значения, превышающего некоторую величину „„,на выходе эле- 50 мента И 13 появится некоторое число импульсов N<(ъ). Это произойдет только в том случае, если переднйй фронт импульса "1" пройдет раньше фронта строба "1", т.е. когда задержка переднего фронта импульса "1" будет меньше, чем т..э; . Тогда вероятность того, что задержка переднего фронта импульса "1" меньше, чем . > равна и - 1 Э

Р„ "-Я . Меняя с пульта управления времена задержек и производя прогоны тестовой программы для каждого значения зд9 с фиксацией количества импульсов на выходе элемента И 13 посредством счетчика (или частотомера), определяют .функцию распределения задержек передних фронтов импульса "1", F„(t ) = P„(t = Z > )

Аналогичным образом находятся временные распределения: заднего фронта импульса "1" — Ез (t) 1 Р (t = зад ) заднего фронта первого импульса

"О" — P;(t), переднего фронта второго импульса "О". Триггеры 17 и 18 необходимы для формирования стробов

0 > и Ogi, определяющих априорно ожидаемую зону появления соответственно заднего фронта первого импульса "О." и переднего фронта второго импульнОН г

Таким образом, с помощью незначительных аппаратурных затрат (порядка десяти корпусов интегральных схем малой интеграции) в описанном устройстве обеспечивается не только контроль работоспособности по критерию

"сбой". "нет сбоя", но и возможность получения статистических распределений считанных сигналов на входе блока воспроизведения информации, т.е. пол- ная физическая картина процесса считывания информации на выходе разрядно-считывающей линии блока памяти. Это позволяет выбрать оптимальные методы стробирования, уровень порога, длительность стробирующего импульса, его место на временной оси и др.

Формула изобретения

1. Устройство для контроля оперативной памяти, содержащее регистры числа, выходы которых подключены ко входам блока сравнения, счетчик адресов, подключенный к пульту управления и блоку управления, соерщненному с блоком формирования тестовых сигналов, первый выход которого подключей ко входу одного из регистров числа., о т л и ч а ю щ е е с я тем, что, с целью повышения надежности устройства, оно содержит амплитудный дискриминатор, элемент задержки и блоки анализа параметров сигналов "1" и

"О", причем выходы блоков анализа параметров сигналов "1" и "О" подключены к выходам устройства, а входы — соответственно к выходам амплитудного дискриминатора, элемента задержки и блока управления, второму выходу блока формирования тестовых сигналов и одним из входов устройства, входы элемента задержки соединены с одними из выходов блока. управления и пульта управления, входы амплитудного дискриминатора подключены к другому выходу пульта управления, третьему выходу блока формирования тестовых сигналов и другому входу устройства.

744734 фиа.t

2. Устройство по и. 1 о т л и ч а ю щ е е с я тем, что блок анализа параметров сигналов "1" содержит элементы И, выход первого из кото- - *рйх" подключен к одним из входов второго и третьего элементов И, другие вх<Щй"которых, а также входы первого элемента И соединены со входами блока анализа:-параметров сигналов

"1", выходы которого подключены к выходам элементов И.

3. Устройство ро нп. 1 и 2, о т л и ч а ю щ е е с и тем, что блок анализа параметров сигналов "0" содержит дополнительные элементы И и триггеры, входы которых, а также одни из входов дополнительных элементов

И соединены со входами блока анализа параметров сигналов "0", выходы которого подключены к выходам дополнительных элементов И, выходы триггеров соединены с другими входами первого и второго дополнительных элементов И, выходы которых подключены к другим вхсдам третьего и четвертого дополнительных элементов И.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9407398, кл. G 11 С 29/00, 1972.

2. Авторское свидетельство СССР

9443414, кл. G 11 С 29/00, 1972 (прототип).

744734 з) 4 кроо

РФ

a)

Сигм.„t

Юых.У

Фиг.2

Редактор И.Грузова

Заказ 3671/7 Тираж — 662 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Иосква, «(-35, Раушская наб., д. 4/5 .

Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4 б)

Строб

УС а)

Зод. Фр

Строба УС а) Вых. н8 ж) Вых.

Н8

)Строб

01 и)

Строб

0Л

Сизо.„0

Уих.Я

Составитель В.Рудаков

Техред Т. Левадская Корректор lO.;1àêàðåíêî