Устройство для контроля логических блоков

Устройство для контроля логических блоков

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-ву (22) Заявлено 080877 (21) 2517771/18-24 (51)М. Кл. с присоединением заявки Мо

G 06 F 15/46

Государственный комитет

СССР по делам изобретений и открытий (23) Приоритет

Опубликовано 070780; Бюллетень М 25

Дата опубликования описания 070780 (53) УДК 658. 562 (088.8) (72) Авторы изобретения

В.В. Меркуль и В.A. фомичев (71) Заявитель (54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ ЛОГИЧЕСКИХ БЛОКОВ

30

Изобретение относится к области автоматики и вычислительной техники и может быть использовано для проверки логических схем цифровых узлов

ЭВМ.

Известные устройства (1) для контроля цифровых узлов, содержащие блок ввода, блок памяти, регистр .настройки, коммутатор, блоки сравнения, индикации и управления и выполняющие подачу на контролируемый объект сигналон проверки через специальный коммутатор.

Недостатком этих устройств янляется их сложность.

Наиболее близким по технической сущности к изобретению является устройство )21 для контроля логических блоков, содержащее блок регистрации, блок нвода, блок управления и блоки формирования сигналов проверки по числу точек контроля логического блока. Выход блока регистрации соединен с первым входом блока управления, первый выход которого сбединен с первыми управляющими входами блоков формирования сигналов пронерки, подключенных выходами к соответствующим контрольным точкам логического блока, а информационными входами — к соответствующим выходам блока ввода, управляющий выход которого соединен со вторым входом блока управления. Каждый блок формирования сигналов проверки включает элементы И, ИЛИ, триггер состояния входа, триггер включения и схему сравнения, первый вход которой соединен с выходом блока формирования сигналов проверки, информационные входы которого соответственно подключены к информационным входам первого, второго и третьего элементов И, а первый управляющий вход — к управляющим входам первого, второго и третьего элементов И. Выход первого элемента И соединен со входом триггера состояния нхода, подключенного прямым выходом к первому входу четвертого элемента И, выход которого соединен с первым входом элемента

ИЛИ. Выход второго элемента И соединен со входом триггера включения, выход которого подключен ко второму входу четвертого элемента И, первому входу пятого элемента И, соединенного выходом со вторым входом эле 46554

Режим сравнения сигнала реакции на контакте проверяемого блока с эталонным сигналом "О"

О . О, Режим сравнения сигнала реакции на контакте проверяемого блока с эталонным сигналом "1"

1 0

О, Возбуждение контакта проверяемого блока сигналом !! 0 I!

1 О 0

Возбуждение контакта проверяемого блока сигналом "1"

Возбуждение контакта проверяемого блока сигналом синхронизации

1 1 мента ИЛИ, и вторым входом схемы сравнения.

При проверке этим устройством логических блоков, имеющих элементы памяти, могут возникнуть "гоночные" явления (наличие в данный момент . двух или более нестабильных обратных связей) между элементами памяти.

Для исключения этих явлений при проверке логических блоков используют противогоночное кодирование таблиц проверки параметров блока. Противо- 1О гоночное кодирование заключается в учете временных характеристик .сигналов возбуждения проверяемого блока в чередующихся наборах,т.е. для подавления гонок в одной провер- 5 .ке используются три набора сигналов, возбуждающих контакты проверяемого

- блокаркоторые отличаются друг от друга тем, что so втором наборе присутствует сигнал "искусственный синхро- 2О низации", последний воздействует на те или иные элементы памяти логического блока.

Иаличие избыточных наборов при пРовеРке логичесхнх блоков, имеющих элементы памяти, увеличивает время проверки.

Целью изобретения является сокращение времени проверки.

Поставленная цель достигается тем, что в предложенном устройстве . каждый блок формирования сигналов проверки введены триггер синхронизации и шестой элемент И,соединенный первым входом с выходом схемы сравнения, а вторым — с инверсным выходом триггера синхронизации и третьим входом четвертого элемента

И. Выход третьего — элемента И соединен со входом триггера синхронизации, прямой выход которого подключен ко второму входу пятого элемента И. Инверсный выход триггера состояния входа подключен к третьему входу элемента ИЛИ, выход которого соединен с первым входом схемы сравнения. Третий вход пятого элемента И и выход шестого элемента И являются соответственно вторым управляющим входом и индикаторным выходом блока формирования сигналов проверки, которые соответственно подключены ко второму выходу блока управления и соответствующему входу блока регистрации.

На чертеже показана структурная схема устройства.

Оно содержит блоки 1 формирования сигналов проверки, триггер 2 состояния входа, триггер 3 включения, элементы И 4-9, триггер 10 синхронизации, элемент ИЛИ 11, схему 12 сравнения, блок 13 регистрации, блок 14 управления.

Устройство работает следующим образом.

Блоки возбуждают определенные входные контакты контролируемого блока 15 и производят сравнение реакции схемы в соответствии с поступающими от блока ввода (на чертеже не показан) сигналами тестовой программы и эталонными реакциями.

Сигналами из блока ввода через элементы И 4-6 на триггерах 2,3,10 каналов 1 могут устанавливаться коды в соответствии с таблицей.

746554

Выходы элементов ИЛИ 11 блоков соединяются с соответствующими контактами блока 15. Если контакты блока 15 являются выходными (нулевое состояние триггеров 2), то выходные сигналы с элементов ИЛИ 11 образуют с сигналами на контактах блока 15 функцию "монтажное И" .(элемент ДОТ), При этом единичные значения сигналов на ныходах элементов

ИЛИ 11, обусловленные поступлением на вход элементов HJIH 11 единичных сигналов с инверсных выходов триггеров 2, подавляются значением выходных сигналов реакции блока 15, т.е. на схемы 12 сравнения поступают сигналы реакции блока 15.

Временные характеристики синхросигналов определяются сигналами с блока управления 14 на входах пятых элементов И блоков 1.

Элементы И 9 блоков 1 блокируют ложные сбои при возбуждении контактов блока 15 синхросигналами. Блокировка осуществляется нулевыми значе ниями сигналов, поступающих с инверсных выходов триггеров 10.

Схемы 12 сравнения необходимы для сравнения сигналов на контактах блока 15 с эталонными сигналами на прямых выходах соответствующих триггеров 2, причем осуществляется сравнение как выходных, так и входных сигналов проверяемого блока 15. Сравнение входных сигналов блока 15 показывает возможные замыкания контактов этого блока между собой. В этом 35 случае входные сигналы с выходов элементов HJIH 11 образуют с сигналами замыкания контактон "монтажное H"„ и блок 13 регистрации сбоев фиксирует неисправность н блоке 15. 4Q

Таким образом, устройство обеспечивает ускоренный по сравнению с прототипом контроль логических схем.

Формула изобретения

Устройство для контроля логических блоков, содержащее блок регистрации, блок ввода, блок управления и блоки формирования сигналов проверки

50 по числу точек контроля логического блока, выход блока регистрапии соединен с первым входом блока управления, первый аихщц.-гб горого ссуд нен-и первыми управляющими входами блоков формирования сигналов проверки,подключенных выходами к соответствующим контрольным точкам логического блока, а информационными входами — к соот- . ветствуюшим выходам блока нвода,управляющий выход которого соединен со вто ым входом блока управления,причем каждый блок формирования сигналов проверки включает элементы И,ИЛИ, триггер состояния входа, триггер включения и схему сравнения, первый вход которой соединен с выходом блока формирования сигналов проверки, информационные входы которого соответственно подключены к информационным входам первого, второго и третьего элементов И, а первый управляющий вход — к управляющим входам первого, второго и третьего элементов И, выход первого элемента И соединен со входом триггера состояния входа, подключенного прямым выходом к первому входу четвертого элемента

И, выход которого соединен с первым входом элемента ИЛИ, выход второго элемента И соединен со входом триггера включения, выход которого подключен ко второму входу четнертого элеменТа И, первому входу пятого элемента И, соединенного выходом со вторым входом элемента ИЛИ, и вторым входом схемы сравнения, о т л и ч а ю щ е е с я тем, что, с целью сокращения времени-проверки, в каждый блок формирования сигналов проверки введены триггер синхронизации и шестой элемент И,соединенный первым входом с выходом . схемы сравнения, а вторым — с инверсным выходом триггера синхронизации и третьим входом четвертого элемента И, выход третьего элемента

И соединен со входом триггера синхронизации, прямой выход которого подключен ко второму входу пятого элемента И, инверсный выход триггера состояния входа подключен к третьему .. входу элемента ИЛИ, выход которого соединен с первым входом .схемы сравнения, третий вход пятого элемента

И и выход шестого элемента И являются соответственно вторым управляющим ) "входам и индикаторным выходом блока формирования сигналов проверки, которые соответственно подключены ко. второму выходу блока управления и :акяекФ - . рации.

Источники информацйи, Принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 354415, кл. G 06 F 11/00, 1970.

2. Авторское свидетельство СССР по заявке Р 2382083/18-24, кл. G 06 F 15/46, 1976 (прототип).

746554

Составитель В. Вертлиб

ТехредЖ. Кастелевич КорректорГ. Назарова

Редактор Л.утехина

Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР йо делам изобретений и открыТий

113035 Москва Ж-35 Раушская наб., д. 4/5

Заказ 3950/40

1 I I

Филиал ППП "Патент", r. Ужгород, ул. Проектная,4