Устройство функционального контроля интегральных схем с функцией памяти

Устройство функционального контроля интегральных схем с функцией памяти

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

<„,748303

Союз Советских

Социалистических

Респубпик (61) Дополнительное к авт. свнд-ву (22) Заявлено 0602,78 (21) 2577844/18-25 (51) N. Кл.

G 01 R 31/26 с присоединением заявки 36

Государственный комитет

СССР но делам изобретений и открытий (23) Приоритет

Опубликовано 1507.8ОБюллетень J4 26

Дата опубликования описания 150780 (Щ УДК 621. . 382.2 (088.8) (72) Авторы изобретения В.и.самсонов, е.А.маслов, В.В.праслов и О.Д.черномашенцев (71) Заявитель (5 4 ) УСТРОЙСТВО ФУНКЦИОНАЛЬНОГО КОНТРОЛЯ ИНТЕГРАЛЬНО Х схем с Функцией пАмяти

Изобретение относится к электронной промышленности и может быть использовано в контро 1ьно-измерительном оборудовании для функционального контроля интегральных схем, в частности больших интегральных схем оперативных запоминающих устройств (БИС ОЭУ) .

Проверка схем ОЭУ на функционирование заключается в формировании определенной кодовой информации - прог- раммы проверки, в передаче ее на испытуемую схему и в сравнении ожидаемой выходной информации с реально получаемой.

Известны устройства для проверки

БИС ОЗУ на функционирование.

Одно из известных устройств содержит схему синхронизации, блок формирования адресов, выполненный в виде счетчика с числом разрядов, равным количеству адресных входов контролируемой БИС ОЗУ, три цифроаналоговых преобразователя, соединенные через усилители со входами Х,У и Х осциллографа, и предназначено для воспроизведения содержимого ОЗУ или

ПЭУ на экране осциллографа в виде поля яркостных точек. Устройство лишь воспроизводит содержимое ОЗУ

2 на экране, но не обеспечивает возможности проверки схем по сложным алгоритмам для выявления быстродейст вия,сохранности информации,взаимодействия и взаимного влияния ячеек памяти испытуемой схемы (1) .

Наиболее близким техническим решением к данному изобретению является устройство, которое содержит контактное устройство для подключения испытуемой схемы, синтезатор частот, выход которого соединен с одним из входов логического блока, другой вход которого подключен к выходу компаратора адресов, формирователь управляющих сигналов и стробимпульсов, связанный с названным контактным устройтсвом блок формирования адресов, содержащий регистр задания адреса и регистр начального адреса; блок формирования данных, содержащий компаратор данных, регистр данных и регистр хранения инверсной информации, причем блоки формирования адресов и данных через регистры задания адреса и данных соответственно подключены к контактному устройству, вход компаратора данных подключен к выходу регистра хранения инверсной информации, первый вход которого,748303

5 !

О

40

55

60 объединен с первым входом регистра данных, а вторые входы названных регистров также объединены и подключены к выходу логического блока, связаииого с регистром начального адреса. Кроме того, с логическим блоком связана внутренняя комбинированная управляющая память, состоящая из ОЗУ, ПЗУ и системы управления внутренней памятью. Устройство может

-иметь связь с электронно-вычислительной машиной f2) .

Недостатком известного устройства является относительно низкая скорость контроля отдельных ячеек БИС

ОЗУ, связанная с тем, что при формиронании кодовой последовательности (программы проверки) управление регистрами адреса и данных осуществляется непосредственно управляющей памятью. В результате время контроля каждой ячейки ОЗУ складывается из времени выборки команды из ЗУ управляющей памяти и времени обработки выбранных команд в логическом блоке, которые составляют соответственно около 40 н 30 наносекунд, т.е. максимальная частота функционального контроля не превышает 15 МГц. °

Кроме того, наличие ннутренней комбинированной управляющей памяти, состоящей из целого ряда блоков, значительно усложняет устройство.

Цель изобретения - повышение частоты контроля и упрощение устройства.

Поставленная цель достигается тем, что н блок формирования адресов введены два счетчика, многонходоная схема ИЛИ и две многонходовые схемы И, при этом первые входы счетчиков объединены и подключены к выходу регистра начального адреса, вторые входы также объединены и подключены к выходу синтезатора частот, а третьи входы раздельно соединены с выходами логического блока, выходы разрядов каждого счетчика раздельно соединены со входами компаратора адресов соответствующих многовходовых схем И, и через многовходовую схему ИЛИ, управляемую логическим блоком, - со входами регистра задания адреса,, а выход каждой схемы И раздельно подключен к логическому блоку.

Такое устройство позволяет реализовать практически все широко используемые в настоящее время алгоритмы контроля БИС ОЗУ (галопирование, галопирование по столбцам, галопиронание с восстановлением записи, бегущий 0,или бегущая 1, маркировка, ходьба и др.) при существенном повышении скорости контроля каждой ячейки памяти, а также упростить само устройстно за счет исключения целого ряда блоков.

На чертеже представлена блок- схема устройства.

Устройство содержит контактное устройство 1 для подключения контролируемой БИС ОЗУ, блоки 2 и 3 формирования адресов и данных контролируемой БИС соответственно, компаратор адресов 4, синтезатор 5 частот, предназначенный для формирования тактовых импульсов с заданным периодом следования, логический блок б, осуществляющий координацию работы узлов устройства, формирователь 7 управляющих сигналов и стробимпульсов, согласующее устройство 8 и

ЭВМ 9. Блок 2 формирования адресов предназначен для выбора необходимых ячеек контролируемой схемы, в которые посредстном блока 3 формирования данных заносится контрольная информация. Блок 2 формирования адресов содержит регистр 10 начального адреса, предназначенный для хранения адреса начальной ячейки контроля, счетчики 11 и 12, схемы И 13,14, схему ИЛИ 15 и регистр 16 задания адреса ячейкам памяти контролируемой БИС. Вход регистра 10 начального адреса подключен ко входам синте- . затора частот 5 и логического блока б, а также к выходу согласующего устройства 8. Выход регистра 10 начального адреса подключен к первым входам счетчиков 11 и 12, вторые, синхрониэирующие входы которых объединены и подключены к выходу синте- затора частот 5, третьи, управляющие входы счетчиков 11 и 12, раздельно подключены к выходам логического блока б. Выходы счетчиков 11 и 12 раздельно соединены со входами компаратора адресов 4, схемы ИЛИ 1 и входами схем И 13,14 соответственно, выходы которых соединены с раздельными входами логического блока 6.

Один из выходов логического блока б подключен к управляющему входу схемы ИЛИ 15, выходы которой соединены со входами регистра 16 задания адреса, подключенного выходами к контактному устройству 1. Блок 3 формирования данных содержит регистр 17 данных, предназначенный для передачи информации на контролируемую БИС регистр 18, осуществляющий хранение инверсной информации, и компаратор 19 данных, осуществляющий сравнение реально получаемой информации, поступающей с контролируемой БИС с ожидаемой,поступающей с регистра 18. Синхронизирующие входы регистров 17,18 объединены и подключены к синтезатору частот 5 и синхронизирующему входу регистра 16 задания адреса, нторые входы, управляющие, также объединены и подключены к логическому блоку 6.

Выход регистра 17 данных подключен к контактному устройству 1, а выход

748303 Ь са в счетчики 11 и 12 заносится ад регистр р а 18 х анения инверсной инес начальной ячейки контроля БИС формации д и сое инен со входом компа- ре и фо мируется требуемая контрбльная ратора д а 19 анных, который связан с и ор с ю ее ст ойство 8, последовательность, согласно которой амяти контролируемой БИС хсто оннюю связь с ЭВМ 9 в ячейке памят к имеющее двухсторонню

ОЗУ запись1вается информация: или уровень 0 или овен 1 П про гр аммы р конт оля и распределения этом логический блок 6 формирует ее в соответст уюш

В ие узлы устройстс нтеэато сигнал ал разрешения счета одному из ва (в логический блок 6, синте р ов 11 и 12; сигнал разрешения счетчиков

5 частот и регистр на прохождения через схему ИЛИ сигна дреса),. акже для р д В

16 мирователь 7 управляющих сигналов записи данных в выбранные ячейки и стробимпульсов предназначен для и емой БИС ОЗУ иэ блока 3 сигнала тактовой контролируемой ф мирования данных. Этот сигнал посчастоты, поступающего с выход хо а син- ормир

ыхо а логического блока 6 от и сигнала сопро- тупает с выхода тезатора 5 частот, и сигн на объединенные управляющие входы вождения (. Запись, поступающего. регистров 17 и 18 блока 3. Занесение с логического блока 6, импульса, чальной ячейки контроля в еляются пас- адреса начально параметры которого определя

20 егист 16 задания адреса блока 2 портными данными контр ру нт оли е мой БИС и занесение данных в регистр 17 дан. и по которому в режиме записи заноб 3 уществляется по поступсится информация в ячейки ленни первого тактового импульса с по связи выхода формирователя 7 с выхода синтезатора 5 частот на вхо25 ды назВанных реГистрОВ ПО сигналам с выходов синтезатора 5 частот и логического блока 6 поступающим на дения Считывание формирователем входы формирователя 7 управляющих

7 формируется импульс, стробируюший сигналов и стробимпульсов, последний формирует импульс ото ый подает да формирователя 7 на конта и сравнения этой информации с ожиное устройство 1 с контролируемой даемой. По связи выхода формироваБИС и по которому в ячейки памяти теля 7 со входом компаратора данных

БИС, выбранные посредством блока 2

19 это; сигнал поступает на компарат.

Работа устройства заключается ра 17 данных блока 3, управляемого в следующем. выходным сигналом логического блока

Контролируемое БИС ОЗУ помещает6. По поступлении первого тактового ся в контактное устройство 1. Из льса с выхода синтезатора частот

ЭВМ 9 через согласующее устр " 40 на входы счетчиков 11,12 содержимое в узлы и блоки устройства эаносятсчетчика, которому разрешен счет, ся данные, необходимые для выполнеувеличивается »а единицу и тем самым ния программы контроля, в зависиподготавливается выбор адресов след ющей ячейки По тр ботке л д синтеэат р @cpm savосятс данется занесение подготовленного адрероля, т.е. задается период и частоса следующей ячейки контроля в рета следования тактовых импульсов, гистр 16 задания адреса, занесение в логический блок 6 — данные в виданных (контрольной информации) в

50 сигналов, положении стробимпульсо рег информации в следующую яче ку (послед ее передается фор рователь 7 управляющих сигналов и строб- 3BIIHcb HÓ импульсов); Регистр o — нач льный пор, пок

55 четч м ому разрешен счет блоки режимных источников питания не вырабатывает сигнал о проведении (на чертеже не показаны) — данные о "е Выра контрольных сигналов и т,д.

Р Р кон Рол из

5 ок 6 ройстВа коды информационных часте команд преобразуются В э тих устройст- тового прекращает проведение з аписи инфорвах в нео бходимые ан ало говые сигна1 Н мации, ус танавливая своим выходным

3 м М

1 Ю л чении кото- . сигнало чальной ячейки ро и из регистра 10 начального адре- 65

748303 контроля. При этом на выходах счетчиков ll и 12 устанавливается равенство кодов адресов, что фиксируется компаратором 4 адресов. Последний вырабатывает сигнал, соответствующий окончанию зиписи информации в ячейки памяти контролируемой БИС. Этот сигнал поступает в логический блок

6, который, в свою очередь, форми рует сигнал резрешения считывания.

Последний поступает на вход формирователя 7 управляющих сигналов и стробимпульсов, который формирует для компаратора 19 данных импульс, стробирующий прием информации из контактного устройства с выхода испытуемой БИС ОЗУ. Контрольная информация из ячейки памяти ис«пйтуемой«"

БИС сравнивается в компараторе данных 19 с ожидаемой, занесенной иэ логического блока 6 в регистр 18 хра- нения информации, и результат срав- 2О кения передается через согласующее устройство 8 в ЭВМ 9. Контроль ячеек осуществляется в соответствии с конт= рольной послед«овательностью, которая в режиме считывания информации фор- 25 мируется аналогичным образом. Генерирование контрольной последовательности в режиме считывания происходит до тех пор, пока схема И не вырабатывает-сигнал о проведении контроля 30 последней ячейки. По этому сигналу логический блок б с приходом тактового импульса синтезатора 5 частот формирует сигнал окончание контроля, no rcoTopo устройство щается в исходное состояние.

В описанной выше последовательности работает данное устройство при реализации любого иэ перечисленных ранее алгоритмов контроля БИС ОЗУ.

Для пояснения работы введенных в устройство блоков и более ясного понимания существенных отличий данно го устройства от известного рассмот, рим детально работу устройства при 45 реализации конкретного алгоритма контроля ОЗУ галопирование (иногда его называют скачущий 0, скачущая 1 ) ° После окончания процесса установки элементов памяти, контролируемой БИС ОЗУ в одинаковое начальное состояние, что фиксируется компаратором адресов 4 происходит следующее. Сигнал с выхода компаратора 4 адресов через логический блок б поступает на входы регистров

17,18, которые изменяют свою информацию с прямой на инверсную. Инфор.— мацйя с регистра 17 посредством формирователя 7 управляющих сигналов и стробимпульсов записывается в ячейicy с начальным адресом (в первую . ячейку). Затем логический блок б формирует сигнал разрешения считыванйя"информации. При этом счетчик

11 увеличивает свое содержимое на . И

1 единицу и тем самым устанавливает адреС второй ячейки контроля, а счетчик 12 сохраняет свое состояние, соответствующее адресу начальной (первой) ячейки контроля. Логический блок 6 выдает сигнал для многовходочой схемы ИЛИ 15, согласно которому последняя разрешает прохождение через регистр адреса 16 на контролируемую БИС адреса второй ячейки контроля с выходов 11 счетчика. Компаратор 19 данных осуществляет сравнение информаций, поступающих из блока б, через регистр 18, и из второй ячейки, контролируемой БИС, тем самым осуществляя ее контроль.

По окончании считывания информации из второй ячейки блок б запрещает счет счетчикам 11 и 12, разрешает прохождение на контролируемую БИС через схему ИЛИ 15 адреса первой ячейки контроля с выходов счетчика

12. Аналогичным образом контролируется первая ячейка. Затем блок б дает разрешение на увеличение содержимого счетчика 11 на единицу, что соответствует установлению на его выходах третьей ячейки. Процесс считывания таким же образом повторяется с третьей и первой, четвертой и первой и т.д. ячейками до момента, пока на выходах счетчиков 11 и 12 не установится равенство кодов, которое фиксируется компаратором 4 адресов.

Содержимое счетчиков 11 и 12 увеличивается на единицу, производится перезапись в первую и вторую ячейки прямой и инверсной информации соот- . ветственно. При этом на выходах

c÷åò÷èêoí 11 и 12 устанавливаются адреса третьей и второй ячеек контроля соответственно. Происходит процесс считывания с третьей и второй, четвертой и второй и т.д. ячеек.

Процесс формирования алгоритма галопирование происходит до тех пор, пока схемы И 13, 14 не зафиксируют заполнение счетчиков 11, 12, что соответствует установлению на их выходах адреса последней ячейки конт роля. Сигналы с выходов схем И 13, 14 поступают в логический блок б, который с приходом тактового импульса с синтезатора частот формирует сигнал ™окончание контроля .

Сравнение данного устройства с известным показывает, что оно позволяет значительно повысить частоту контроля (более, чем в два раза) за счет исключения из времени контроля каждой ячейки памяти времени, необходимого для выборки команд из

ЗУ и ПЗУ комбинированной управляющей памяти, исключить саму управляющую память, которая состоит из большого числа блоков, и тем самым существенно упростить устройство.

748303

ЦНИИПИ Заказ 4352/11

Тираж 1019 Подписное

Формула и з о брет ени я

Устройство функционального конт роля интегральных схем с функцией памяти, включающее контактное устройство для подключения испытуемой схеьн, синтезатор частот, выход которого соединен с одним из входов логического блока, другой вход которого подключен к выходу компаратора адресов, формирователь управляющих сигналОв и стробимпульсов, связанный с названным контактным устройством, блок формирования адресов, содержащий регистр задания адреса и регистр начального адреса, блок фор-. мирования данных, содержащий компаратор данных, регистр данных и регистр хранения инверсной информации, причем блоки формирования адресов и данных через регистры задания адреса и данных соответственно подключены к контактному устройству, вход компаратора данных подключен к выходу регистра хранения инверсной информации, первый вход которого. объединен с первым входом регистра данных, а вторые входы названных регистров также объединены и подключены к выходу логического блока, связанного с регистром начального адреса, о т л и ч а ю щ е е с я тем, что., с целью повышения частоты контроля и упрощения устройства, в блок формирования адресов введены два счетчика, многовходовая ИЛИ и две ,многовходовые схемы И, при этом пер»

5 вЫе входы счетчиков .объединены и подключены к выходу регистра начального адреса, вторые входы также объединены и подключены к выходу синтезатора частот, а третьи входы раздельно соединены с выходами логического блока, выходы разрядов каждого счетчика раздельно соединены со входами компаратора адресов, соответствующих многовходовых схем И и через многовходовую схему ИЛИ, управляемую логическим блоком, — со входами регистра задания адреса, а выход; каждой схемы И раздельно подключен к логическому блоку.

Источники информации принятые во внимание при экспертизе

1. Блекберн. Воспроизведение содержимого ОЗУ н ПЗУ на экране осциллографа. Электроника, 1976, т.

49, Р1, с. 70-73.

2. Данилин Н.Н., Попель Л.М. Установка функционального контроля

БИС ОЗУ Элекон Ф-ЗУ . Электронная промышленность, 1977, 9 2, с.20-24 (прототип).

Филиал ППП Патент, r.Óæãoðoä,ул.Проектная,4