Устройство для сопряжения

Устройство для сопряжения

Иллюстрации

Показать все

Реферат

 

«

ОП ИСАНИЕ

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

-о,бЬ

Союз Советских

Соцыапмстмческкх

Республмк (1 !)748401 (6I ) Дополнительное к авт. свид-ву (22) Заявлено 03,05.78 (2l ) 2608869/18-24 (5! )М. Кд. с присоединением заявки №

6 06 F 3/04

Государственный комитет

СССР (23) Приоритет

Опубликовано15.07.80. Бюллетень ¹ 26 до делам изобретений и открытий (53 ) Yfl, К 681.3 27.

° 1l (088.8) Дата опубликования описания 15,07.80 (72) Авторы изобретения

Р. И. Заславский, Б. П, Нефедченко, А. П. Шередин, С, А. Аптекарь и Е. П. Шептунов

Киевский ордена Трудового Красного Знамени завод вычислительных и управляющих машин (7I) Заявитель (54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ

Изобретение относится к области вычислительной техники и может быть использовано для сопряжения вычислительных машин. (ВМ) через интерфейс вводавывода.

Известны устройства для сопряжения

ВМ (адаптер канал-канал) flj, содержащие соединенные двусторонними связями блоки управления каналом и буферный накопитель, соединенный двусторонней связью с блоками управления каналом. Этот адаптер подключается к интерфейсам ввода-вывода двух ЭВМ и для каждой из них является внешним устройством.

Адаптер принимает и декодирует коман- т5 ды из обеих ЭВМ и настраивается на передачу данных в нужном направлении. Передающая ЭВМ посылает в адаптер команду записи, принимающая ЭВМ вЂ” команду чтения. Получив обе команды, адаптер по- щ сылает в интерфейс передающей ЭВМ запрос на прием байта данных — сигнал информация от абонента". Получив байт, сопровождаемый сигналом информация от канала", адаптер помещает этот байт в свой буферный регистр и посылает сигнал информация от абонента" в интерфейс принимающей ЭВМ. Последняя уведомляет адаптер о приеме байта сигналом "информация от канала . Затем запрашивается следуюший байт и цикл повторяется,. Передача ! данных завершается специальным сигналом от любой из двух ЭВМ. Адаптер является симметричным устройством, любая из соединяемых им ЭВМ может быть передающей или принимающей. Но в каждой конкретной операции передача данных ведется в одном направлении.

Недостатком этих устройств является их сложность и невысокая пропуская способность.

Наиболее близким по своей технической сущности к изобретению является устрой1 ство (21 для сопряжения, содержащее буферный регистр, подк люченный входом к выходу первого элемента И-ИЛИ, два узла управления интерфейсом, входы которых являются соответствующими входами уст3 7484 ройства, два триггера, подключенные первыми входами к выходам соответственно второго и третьего элемента И-ИЛИ, а вторыми входами — к выходам соответствующих элементов И, два элемента HE

5 соединенные входами с соответствующими входами устройства, а выходами — с пер выми входами соответственно второго и третьего элементов И-ИЛИ, вторые входы которых подключены ко входам раэноимен- щ них элементов НЕ, третьи — к выходу четвертого элемента И-ИЛИ, а четвертые — . соответственно к первым выходам второго и первого узлов управления интерфейсом, первые выходы которых соединены с соот- д ветствующими входами четвертого и первого элементов И-ИЛИ.

Недостаток этого устройства состоит в низкой пропускной способности.

Целью изобретения является повышение 20 пропускной способности устройства.

Поставленная цель достигается тем, что в устройство для сопряжения, содержащее выходной буферный регистр, выход которого является информеционным выходом устройства, три элемента И-ИЛИ, узел управления первым интерфейсом, соединенный двусторонней связью с узлом управ .. пения вторым интерфейсом, два триггера и два элемента НЕ, причем первый вход

ЗО узла управления первым интерфейсом подключен к первому информационному входу устройства и первому входу первого эле-. мента И-ИЛИ, первый выход — ко второму входу первого элементе И-ИЛИ и пер. 35 вому входу второго элемента H-AJIH, выход которого соединен с первым входом первого триггера, а вторые вход и выходк соответствующему входу и выходу перс 0 вой группы управляющих входов и выходов устройства, выход первого триггера и вход первого элементе НЕ подключены к соответствующим выходу и входу первой группы входов и выхбдов устройства, первый

45 вход узла управления вторым интерфейсом соединен со вторым информационным вхо.— дом устройства и третьим входом первого элемента И-ИЛИ, первый выход — с четвертым входом первого элемента И-ИЛИ и первым входом третьего элемента И50

ИЛИ, выход которого подключен к первому входу второго триггера, а вторые вход и выход - к соответствующим входу и выхоАу второй группы управляющих входов и

55 выходов устройства, выход второго триггера и вход второго элемента НЕ соединены с соответствующими входом и выхо омм второй группы управляющих входов

01 и выходов устройства, введены выходной буферный регистр, элемент И, узел коммутации, причем выход первого элемента

H-ИЛИ через входной. буферный регистр соединен с информационным входом элемента И, выход и управляющий вход которого соответственно подключены ко входу выходного буферного регистра и первому выходу узла коммутации, второй выход которого соединен с пятым и шестым входами первого элемента H-ИЛИ, а третий вы ход — со вторыми входами второго и третьего элементов И-ИЛИ, третьи входы которых подключены соответственно к выходу первого элемента НЕ и первому входу узла коммутации и к выходу второго элемента НЕ и второму входу узла коммутации, первый выход которого соединен с четвертыми входами второго и третьего элементов И-ИЛИ, третий вход — с первым выходом узла управления первым интерфейсом и пятым входом третьего элемента

И-ИЛИ, а четвертый вход — с первым выходом узла управления вторым интерфейсом и пятым входом второго .элемента ИИЛИ, второй вход первого триггера и пятый вход узле коммутации подключен ко входу первого элемента НЕ, второй вход второго триггера и шестой вход узла коммутации соединены со входом второго элемента НЕ. Кроме того, узел коммутации содержит три элемента H-ИЛИ, два одновибратора и триггеры занятости входного и выходного буферных регистров, причем первые входы элементов И-ИЛИ соединены с третьим входом узла, а вторые входы — с четвертым входом узла, третьи и четвертые входы первого и второго элементов И-ИЛИ соединены соответственно с пятым и шестым входами узла, а выходы — соответственно со входом первого одновибратора, подключенного выходом. к первому входу триггера занятости входного буфера и второму выходу узла, и с первым входом триггера занятости выходного буфера, второй вход которого подключен к. выходу второго одновибратора, второму входу триггера занятости входного буфера и первому выходу узла, а выход — к третьему и четвертому входам третьего элементе И-ИЛИ, соединенного пятым и шестым входами соответственно с первым и вторым входами узла, выходом — со входом второго одновибраторе, а седьмым и восьмым входами - с первым выходом триггера занятости входного буфера, вто! рой выход которого является третьим выходом узла.

На чертеже представлена блок-схема устройства, содержащая выходной буферный регистр 1, входной буферный регис

2, узел 3 коммутации, узел 4 управлен первым интерфейсом, узел 5 управления вторым интерфейсом, триггеры 6 и 7, новибраторы 8 и 9, триггер 10 занято ти входного буфера, триггер 11 занято ти выходного буфера, элементы И-ИЛИ 1

17, элемент И 18, элементы НЕ 19 и

20. На чертеже также обозначены инфор мационные входы 21 и 22 устройства, формационные выходы 23 и 24 устройс ва (шины 21 и 23 — канала и абонента первого интерфейса, а шины 22 и 24 от канала и абонента второго интерфейса), группы управляющих выходов 25 и 26 и входов 27 и 29 (линии 25 управления абонента первого интерфейса, линии 26 управления от абонента второго интерфе са, линия 27 управления от канала перво

ro интерфейса, в том числе линия 28 "и формация от канала, а также линия 29 управления от канала второго интерфейс

29, в том числе линия 30 информация от канала, линия 31 сигнала управлени передачей данных из первого интерфейса во второй, линия 32 сигнала управления передачей данных из второго интерфейса в первый).

Устройство работает следующим обра зом.

Перед началом передачи данных триг геры 6, 7, 10, 11 сброшены, сигналы линиях 28 и 30 отсутствуют, на выход элементов НЕ 19 и 20 — разрешающие потенциалы. Если задана передача даннь в направлении, например, из первого ин терфейса во второй, на линии 31 устана ливается разрешающий потенциал, на ли нии 32 — запрешакипий. Эти потенциалы сохраняются до- конца операции.

От потенциала на линии 31 срабатыв ет элемент И-ИЛИ 12 и устанавливаетс триггер 6. Выходной сигнал этого тригг ра поступает в первый интерфейс в каче ве запроса на прием байта данных. В от вет на этот сигнал канал ввода-вывода передающей ЭВМ устанавливает Hs шинах

21 байт данных, сопровождая его сигна лом на линии 28. Последний сбрасывает триггер 6, а также переключает элемент

15, вследствие чего срабатывает одновибратор 8. В ответ на сброс триггера 6 че S5 рез некоторое время снимается сигнал на линии 28. Выходной сигнал одновибрато» ра 8 записывает байт с шин 21 в регистр

j2 через элемент И-ИЛИ 14 (количество

Таким образом, устройство обеспечивает большую пропускную способность по сравнению с прототипом за счет того, что принимающая и передающая стороны уст ройства работают параллельно во времени, 748401 разрядов элемента И-ИЛИ 14 и элемента

И 18 соответствует разрядности регисттр ров 1 и 2). ия Этим же сигналом устанавливается

5 триггер 10, одиночное состояние котороод- го указывает, что в регистре 2 хранится с- байт данных. Аналогичную функцию выполс- няет и триггер 11, но по отношению к регистру 1. От единичного состояния триггера 1 0 и нулевого. состояния триггера

1 1 срабатывает элемент 17 и затем один- новибратор 9. Выходной сигнал последне- го производит перепись байта из регистра 2 в регистр l через элемент И 18, а также через элемент И-ИЛИ 13 устанавливает триггер 7. Выходной сигнал этого триггера поступает во второй интерфейс в качестве запроса. на выдачу байта данных, который установился на шинах 24 с выхода регистра l.

Выходной сигнал одновибратора 9 также устанавливает триггер 11 и сбрасывает триггер 10. Нулевое состояние последнего означает, что регистр 2 свободен и, 25 следовательно, можно запрашивать следующий байт данных. Когда снимается сигнал на линии 28 и установится разрешающий потенциал на выходе элемента НЕ 19

0t потенциала с инверсного выхода триг30 гера 10 сработает элемент И-ИЛИ 12 и установится трйггер 6.

Реагируя на выходной сигнал триггера 7,. канал ввода-вывода принимающей ЭВМ считывает байт с шин 24 и подтверждает прием сигналом на линии 30. Этот сигнал сбрасывает триггер 7, проходит через элемент И-ИЛИ 16 и сбрасывает триггер 11, Нулевое состояние последнего означает, что регистр 1 освободился и туда можно поместить следующий байт. Когда этот

40 байт будет получен, то, как описано выше, он запишется в регистр 2, установится триггер 10, сработает одиовибратор 9 и байт будет передан во второй интерфейс.

Аналогично производится прием и выдача

45 всех последующих байтов.

Передача данных в противоположном направлении производится аналогичным обра50 зом. При этом на линии 32 установлен разрешающий потенциал, на линии 31запрещающий и соответственно работа1от другие входы элементов И-ИЛИ 12-17.

Я@ф»Я»»».- ;» "; .::-: - »» — . !- :.- ..»" »!»»-" . »»» »»» ф@» - . " - » " ",« «" 3 : - "«»;"»ЙФМФ-:ФВММйЖМЖ4»

» РФР\ Щ@Д» д «р

401 8

748

20 входом второго элемента НЕ.

7 тричем передача данных происходит на максимальной скорости каналов, соединяемых устройством.

Фор му ла из обре те ния

1. Устройство для сопряжения, содержащее выходной буферный регистр, выход которого является информационным выходом устройства, три элемента И-ИЛИ, узел управления первым интерфейсом, соединенный двусторонней связью с узлом управления вторым интерфейсом, два триггера и два элемента НЕ, причем первый вход узла управления первым интерфейсом под ключен к первому информационному входу устройства и первому входу первого элемента И-ИЛИ, первый выход - ко второму входу первого элемента И-ИЛИ и первому входу второго элемента И-ИЛИ, выход которого соединен с первым входом первого триггера, а вторые вход и выход - к соответству ющему входу и выхоцу первой группы управляющих входов и выходов уст ройства, выход первого триггера и вход первого элемента НЕ подключены к соответствующим выходу и входу первой группы входов и выходов устройства, первый вход узла управления вторым интерфейсом соединен со вторым информационным входом устройства и третьим входом первого элемента И-ИЛИ, первый выход — с четвертым входом первого элемента И-ИЛИ и первым входом третьего элемента ИИЛИ,. выход которого подключен к первому входу второго триггера, а вторые вход и выход — к соответствующим входу и выходу второй группы управляющих входов и выходов устройства, выход второго триг

"гера и вход второго элемента HE соединены с соответствующими входом и выходом второй группы управляющих входов и выходов устройства, о т л и ч а ю щ е— е с я тем, что, с целью повышения пропускной способности у»стройств»а, »в "н»его введены выходной буферный регистр, элемент И, узел коммутации, причем выход первого элемента И-ИЛИ через входной буферный регистр соединен с информационным входом элемента И, выход и управляющий вход которого соответственно подключены ко входу выходного буферного регистра и первому выходу узла коммута ции, второй выход которого соединен с пятым и шестым входами первого элемен та И-ИЛИ, а третий выход — со вторыми входами второго и третьего элементов ИHlIH, третьи входы которых подключены соответственно к выходу первого элемента НЕ и первому входу узла коммутации и к выходу второго элемента НЕ и второму входу узла коммутации, первый выход которого соединен с четвертыми входами второго и третьего элементов И-ИЛИ, третий вход — с первым выходом узла управления первым интерфейсом и пятым входом третьего элемента И-ИЛИ, а четвертый вход-с первым выходом узла управления вторым интерфейсом и пятым входом второго элемента И-ИЛИ, второй вход первого триггера и пятый вход узла коммутации подключен ко входу первого элемента

НЕ, второй вход второго триггера и шестой вход узла коммутации соединены со

2. Устройство по и. 1, о т л и ч а— ю щ е е с я тем, что узел коммутации содержит три элемента И-ИЛИ, два одновибратора и триггеры занятости входного и выходного буферных регистров, причем первые входы элементов И-ИЛИ соединены с третьим входом узла, а вторые входы— с четвертым входом узла, третьи и четвертые вхОды первого и второго элементов И-ИЛИ соединены соответственно с пятым и шестым входами узла, а выходысоответственно со входом первого одновибратора, подключенного выходом к первому входу триггера занятости входного буфера и второму выходу узла, и с первым входом триггера занятости выходного буфера, второй вход которого подключен к выходу второго одновибратора, второму входу триггера занятости входного буфера и первому выходу узла, а выход — к третьему и четвертому входам третьего элемента И-ИЛИ, соединенного лятым и шестым входами соответственно с первым и вторым входами узла, выходом — со входом второго одг вибратора, а седьмым и восьмым входами — с первым выходом триггера занятос-. ти входного буфера, второй выход которого является третьим выходом узла.

Источники информации, л ри ня тые во вни ма ние и ри экспертизе

1. "Мультипроцессорные системы и параллельные вычисления . Под ред.

Ф. Г. Энслох, М., Мир", 1976.

2. Патент CEA Мю 3400372, кл. 340-172.5. 1970.

748401

Состанитепь B Вертлиб

Редактор Т, Дсцдкарена Техред М. Петко . Корректор Г. Решетннк

Заказ 424O/36 Тираж 751, Подлинное

UHHHIlH Государственного комитета СССР по делам изобретений и открытий

113038, Москва, R«35, Раушская наб., д. 4/5

Филиал ППП Патент, r. Ужгород, ул. Проектная, 4