Многоканальное цифровое сглаживающее устройство

Многоканальное цифровое сглаживающее устройство

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ -748417

Союз Советских

Социалистических

Республик

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свид-,ву— (22) Заявлено 1206.78 (2! ) 2631349/18-24

{51)М. Кл .

G 06 F 15/32 с присоединением заявки ¹

Государственный комитет

СССР по делам изобретений н открытий (23) Г)риоритет

{53) УДК 681. 14 (088.8) Опубликовано 15,0780. Бюллетень № 26

Дата опубликования описания 1507,80 (72) Авторы изобретения

Г.С. Магданов и Ю.В. Воронин (71) Заявитель (54) МНОГОКАНАЛЬНОЕ ЦИФРОВОЕ СГЛАЖИВАЮЩЕЕ

УСТРОЙСТВО

Изобретение относится к вычислительной и измерительной технике и .может быть использовано для сглаживания и центрирования случайных процессов.

Известно цифровое сглаживающее устройство, содержащее параллельный накапливающий сумматор, регистр, формирователь тактов, обладает малой точностью сглаживания и невысоким быстродействием f1j .

Наиболее близким по технической сущности к предлагаемому является устройство, содержащее формирователь токов, а в каждом канале параллельный накапливающий сумматор с узлом сдвига вправо в каждом разряде, п-разрядный вход и (nor) -разрядный выход, где r — число младших дополнительных разрядов в сумматоре (2) .

Процедура сглаживания в каждом

-м канале устройства осуществляется за два такта, в соответствии с уравнением: 25 п () п "- ) Р (1) где х — входная текущая дискрета

n) сглаживаемой последовательности, ЗО уд — выходная текущая дискрета;

j=(1,m)- номер канала, причем п1 — +n )ted

Первый такт — сложение, второй сдвиг полученного результата вправо на один разряд (осреднение). При выполнении последней операции возникает методическая погрешность усечения (отбрасывания), имеющая отрицательный знак, а ее максимальное значение равно половине цены младшего разряда сумматора (-1/2) при нечетном результате сложения и минимальное значение (0),при четном.

Справедливо полагая возникновеиие четного и нечетного результата сложения в сумматоре событием равновероятным, погрешность усечения можно считать независимой случайной переменной с равномерным распределением в области (О, -1/2) и средним значением Р = -1/4. Для m канального устройства результирующая погрешность усечения составит:

Е =-гп2 ., (2)

"л

Для уменьшения этой погрешности увеличивают разрядность сумматора каждого канала íà r дополнительных

748417

45 м .адших разрядов (для дробной частичисла), что ведет к дополнительным аппаратурным затратам, а результирующая ошибка усечения в этом случае составит: -(2+ и)

В =-rn2, (3)

"п

Недостатки устройства — невысокая точность сглаживания сравнительно большой объем оборудования и малое быстродействие.

Цель предлагаемого изобретения повышение быстродействия и уменьшение средней величины методической погрешности вычислений.

Она достигается тем, что в уст ройстве, содержащем.m n — разряд- 15 ных комбинационных сумматоров, m (n-1)-разрядных регистра и формирователь импульсов, выходы которого соединены соответственно с тактовыми входами (n-1)-разрядных регистров, первая группа информационных входов первого иэ m, n — разряд ных комбинационных сумматоров, кроме старшего и младшего разрядов, является группой входов устройства, группа выходов m-го из m(n-1) -раз- 25 рядных регистров и. выхо} младшего разряда m-го и-разрядного комбинационного сумматора является группой выходов устройства, при этом первая группа информационных входов ЗО разрядов i-,ro (i=2, m) п-раэрядно-,. го комбинационного сумматора, кроме старшего и младшего разрядов, соединена соответственно с группой выходов (i-1).-го (i=2, m), (п-1)- З5 разрядного регистра, причем вторая группа информационных входов разря дов i-го (i-1, m) n-разрядного комбинационного сумматора, кроме старшего разряда, подключены соотвественно к группе выходов i-го (i= 1, m), (n-1) -разрядного регистра, вход формирователя импульсов является тактовым входом устройства, вторая группа информационных вхо дов=младших разрядов m, n-разрядных комбинационных сумматоров подключены к источнику напряжения логической "1", при этом группа вы ходбв разрядов i-ro (i-1, m), n-разрядного комбинационного сумМатора, 50 кроме младшего разряда, подключена к группе входов соответственно (i=1, m), (n-1)-разрядного регист ра.

На „:фиг. 1 представлена блок-схе- 55 ма устройства; на фиг. 2 — таблица и эпюры абсолютных погрешностей усечения и добавления.

Предлагаемое устройство содержит (фиг. 1) формирователь 1 с элементами 2 задержки, каналы 3, каждый из ®О которых содержит и-разрядный комбинационный сумматор 4 и (и-1)-раз .рядный регистр 5, образованный двухтактным RS- или,1К-триггерами; (n-2)-разрядный вход б, на который поступает и-разрядный параллельный двоичный код текущей дискреты без учета двух младших разрядов; п-раэ рядный выход 7, соединенный с (n-1) разрядным выходом регистра 5 и выходом младшего разряда сумматора 4 оконечного канала 3 устройства, управляющий вход 8., Работа устройства осуществляется за один такт (сложение) в соответствии с уравнением (1): х, nj 2

A-1id (4)

2 причем текущие значения дискрет из (4).Х„ /2 и У„„, /2 образуются при переписи результата сложения с сум- матора 4 в регистр 5 без учета младшего разряда сумматора. Кроме того, йри передаче кода " " = с регист2 2

Таким образом, образование позиционных кодов текущих дискрет

xn„ /2 и У„ „ /2 с помощью предложенной выше .схИмы коммутации сумматора 4 и регистра 5 ведет к упрощению устройства и упразднению операции сдвига вправо на один разряд, т.е. к првйшйнию быстродействия на один такт по сравнению с известным; а введение на второй информационный ра 5 предыдущего канала на сумматор

4 последующего канала, на второй информационный вход первого младшего разряда сумматора (вместо выхода младшего разряда регистра) постоянно заведен высокий уровень напряжения (логическая "1"), т.е. вводится погрешность дополнения (по аналогии с усечением), имеющая, как и рассмотренная выше погрешность усечения, вероятностный характер и равномерную плотность распределения в диапазоне (-1/2, +1) со средним значением Рд = .+1/4.

Динамика образования абсолютных погрешностей усечения и добавления для трех младших разрядов (n = 3) текущих дискрет приведена в таблице и графиках на фиг. 2.

Следовательно, на информационные входы сумматора каждого j -го ка нала устройства поступает значение

X /2 с погрешностью Р =+1/4 и значение У„„ /2 с погрешностью Ьд =.-1/4.

При выйолнении операции сложения эти погрешности взаимно компенсируются. Операция сложения в каждом последующем канале осуществляется с задержкой (с помощью элемента задержки 2) по о-.ношению к предыдущему каналу на время, равное или больше длительности тактирующего сигнала (строба), поступающему на вход 8 формирователя тактов 1.

748417

Формула изобретения

1

/ з1

4I

1

1

i

1

/.й ) I ф

/ и 1

Фин вход младшего разряда сумматора каждого канала значения логической "1" позволяет компенсировать методическую погрешность усечения.

Многоканальное цифровое сглаживающее устройство, содержащее m, празрядных комбинационных сумматоров, m(n-1)-разрядных регистра и формирователь импульсов, выходы котброго соединены соответственно с тактовыми входами (n-1)-разрядных регистров, первая группа информационных входов первого из m, n-разрядных комбинационных сумматоров, кроме старшего и мпадшего разрядов, является группой входов устройства, группа выходов m-го из m(n-1)-разрядных регистров и выход младшего разряда 20

m-го и-разрядного комбинационного сумматора является группой выходов устройства, при этом первая группа информационных входов разрядов. i-ro (i=2, m) n-разрядного комбинационнО- 25 го сумматора, кроме старшего и младего разрядов, соединена соответственно с группой выходов (i-1)- го (2, m), (n-1) -разрядного регистра, причем вторая группа информационных входов разрядов i-го (i= 1, m), n""разрядного комбинационного сумма тора, кроме старшего разряда, подключены соответственно к группе выходов 1-го (i=1, m), (n-1)-разрядного регистра, вход формирователя импульсов является тактовым входом устройства, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия и увеличения точности, вторая группа информационных входов мпадших разрядов m, и -разрядных комбинационнь1х сумматоров подключены к источнику напряжения логической

"1", при этом группа выходов разрядов i-го (i=1, m), n-разрядного комбинационного сумматора, кроме младшего разряда, подключена соответственно к группе входов i ro (i 1, m) (n.-1)-разрядного регистра.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

9 356644, кл. G 06 F 7/38, 1969.

2.. Авторское свидетельство СССР

М 377785, кл. G 06 F 15/32, 1970 (прототип).

748417

-М

1 1 °

1

Составитель. A. Баранов

Редактор М. Келемеш Техред A.Êóëèêîâñêàÿ Корректор И.Муска

Заказ 4367/1.3 Тираж 75 1 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5 Филиал ППП "Патент", г. Ужгород, ул. Проектная, 4