Устройство управления доступом к общей памяти

Устройство управления доступом к общей памяти

Иллюстрации

Показать все

Реферат

 

Союз Советских

Социалистических

Республик

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (1750490 (61) Дополнительное к авт. свид-ву— (22) Заявлено 04 10. 77 (21)2530481/18-24 с присоединением заявки ¹â€” (23) Приоритет—

Опубликовано 230780. Бюллетень ¹ 27

Дата опубликования описания 250780 (511 М. Кл.

G 06 Г 13/06

Государственный комитет

СССР по делам изобретений и открытий (53) УД)(681. 14 (088.8) (72) Авторы изобретения

A Ф. Дряпак, И. 3. Коминаров и B. Б. Собакин (71) Заявитель (54) УСТРОЙСТВО УПРАВЛЕНИЯ ДОСТУПОМ К ОБЩЕЙ

ПАМЯТИ

Изобретение относится к цифровой вычислительной технике и предназначено для использования в мультипроцессорных системах.

Известны устройства, обеспечивающие последовательный доступ процессоров к общему блоку памяти j1)

Однако это устройство не может обеспечить неделимого выполнения цикла, состоящего из нескольких обращений процессора к памяти.

Наиболее близким по технической сущности к данному изобретению является устройство, содержащее память, регистры адреса зон, регистр 15 адреса, регистр записи считывания, память команд, блок управления, интерфейс, триггер, элементы И g)

Недостатком известного устройства является неэффективное использо- 20 вание памяти и большой объем аппаратуры.

Целью изобретения является упрощение устройства.

Поставленная цель достигается тем, что устройство, содержащее счетчик, первый блок сравнения, четыре элемента ИЛИ, шесть элементов И, содержит приоритетный блок, второй .блок сравнения, пятый элемент ИЛИ, 30 элемент задержки, причем первый вход приоритетного блока является первым входом устройства, второй вход приоритетного блока соединен с первым входом счетчика и является вторым входом устройства, третий вход приоритетного блока подключен к выходу первого элемента ИЛИ, первая группа выходов приоритетного блока соединена со входами элемента ИЛИ и является первой группой выходов устройства, вторая группа выходов приоритетного блока подключена ко входам третьего элемента ИЛИ и является второй группой выходов устройства, выход второго элемента ИЛИ соединен с первым входом первого элемента И и первым входом второго элемента И, второй вход первого и первый вход третьего элементов

И объединены и являются третьим входом устройства, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами четвертого элемента ИЛИ, выход которого соединен с первым входом четвертого элемента И и является выходом устройства, второй вход четвертого элемента

И объединен с первым входом пятого элемента И и подключен к выходу второго блока сравнения, а выход четвер750490 того элемента И соединен со вторым вхоцом счетчика, третий вход которого объединен со вторым входом пятого элемента И и является четвертым входом устройства, четвертый вход счетчика соединен с выходом пятого элемента

ИЛИ, а выход счетчика подключен ко входу второго блока сравнения, пер. вый и второй входы первого блока сравнения являются соответственно пятым и шестым входом устройства, а выход первого блока сравнения подключен ко входу элемента НЕ, первому входу шестого элемента И и первому входу пятого элемента ИЛИ, второй вход которого является седьмым входом устройства, а третий вход пя- 15 того элемента ИЛИ подключен к выходу второго элемента И, второй вход которого объединен со вторым входом третьего элемента И и подключен к выходу элемента НЕ, третий вход тре gQ тьего элемента И соединен с выходом элемента задержки, вход которого объединен со вторым входом шестого элемента И и соединен с выходом третьего элемента ИЛИ, выход шестого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом пятого элемента И.

На чертеже представлена блок-схема устройства.

Устройство содержит приоритетный блок 1, выполненный на основе приоритетной, кольцевой или иной схемы временного разделения, первый блок сравнения 2, второй блок сравнения 3, счетчик 4, элементы ИЛИ 5-8, многоразрядную схему ИЛИ 9, элементы

И 10-15, элемент НЕ 16, элемент задержки 17.

Устройство работает следующим QQ образом.

Блок 2 осуществляет селекцию заявок по их направленности во "флажковую" зону ЗУ (запоминающее устройство), а элементы ИЛИ 5,6 — по их принадлежности-соответственно к процессорам или Ву (внешние устройства), элементы 9, 10, 11, 16 осуществляют формирование и запись в счетчик 4 установочного кода количества циклов обмена в соответствии с видом обслуживаемой заявки:1для работы процессора в зоне

"флажков", 2 — для работы процес-. сора в зоне флажков". Здесь М для работы ВУ вне зоны "флажков".

Здесь Й вЂ” код количества циклов обмена, запрашиваемый Ву.

Быстродействие элементов 4 и 11 выбирается таким, чтобы создаваемая или суммарная задержка не превос- ц) ходила длительности рабочего цикла

ЗУ .

Элементы 7, 12, 13 осуществляют выдачу в ЗУ управляющего сигнала запроса и блокировку выдачи запроса при выявлении попытки обращений во

"флажковую" зону со стороны ВУ.

Элемент задержки 17 предназначен для задержки логического сигнала принадлежности выбранной заявки к

ВУ на время работы цепи селекции адреса запроса в ЗУ с целью исключения возможности выдачи запроса во "флажковую" зону ЗУ от ВУ.

Длительность задержки, создаваемой элементом 17, определяется следующим соотношением:

Л7" 1" Т 46 6 где t — время срабатывания i --го элемента;

t — время коммутации адресных и управляющих шин ВУ.

Блок 3 фиксирует моменты обнуления счетчика 4, а элементы 8, 14,15 осуществляют сброс обслуженной заявки в блоке 1. Быстродействие счетчика 4, блока 3 и элемента И 14 должно быть выбрано таким образом, чтобы создаваемая ими суммарная задержка была бы меньше длительности сигнала ответа ЗУ.

Сигнал начального сброса счетчика

4,поступающий на входы общего сброса блока 1, осуществляет установку в ноль регистров этих блоков. При поступлении запросов к ЗУ на вход устройства блок 1 выбирает один из них в соответствии с принятой в нем очередностью и вырабатывает сигнал управления коммутацией, поступающий на выход устройства, осуществляя подключение к ЗУ информационных, адресных и управляющих шин соответствующего процессора или ВУ. Одновременно с этим сигнал с выхода блока 1 поступает- на вход элемента ИЛИ 5, если выбранная заявка исходит от процессора, или на вход элемента ИЛИ б, если заявка исходит от Ву. С выхода элемента ИЛИ 5 сигнал поступает на вход элемента ИЛИ 12, подготавливая выдачу в ЗУ сигнала запроса, поступающего на вход элемента ИЛИ 12 и на вход элемента И 10. С выхода элемента ИЛИ б единичный сигнал поступает на вход элемента И 15, подготавливая сброс заявки в блоке 1 в том случае, если запрос от Ву направлен в зону "флажков", и,через элемент задержки 17, на вход элемента И 13.

Адрес запроса в ЗУ, подключенного к нему процессора или ВУ, поступает на вход блока 2 по признаку принадлежности запрашиваемой ячейки к "флажковой" зоне ЗУ. Единичный сигнал с выхода блока 2, имеющий место в том случае, если адрес запроса в Зу принадлежит к зоне "флажков", поступает во второй разряд многоразрядного элемента ИЛИ 9, подготавливая íà установочном входе счетчика 4 код требуемого в этом случае количества циклов обмена с ЗУ, равный 2, а также на вход элемента HE 16 и на вход

750490 б элемента И 15, с выхода которого он передается через элемент ИЛИ 8 на вход поразрядного сброса блока 1 в том случае, если выбранная заявка, идущая в зону "флажков", происходит от ВУ. 5

Если адрес запроса в Зу находится вне эоны "флажков", то нулевой сигнал с выхода блока 2 инвертируется элементом НЕ 16 и поступает на вход эле мента И 10, подготавливая запись в счетчик установочного кода, равного

1, а также на вход элемента И 13. В том случае, если выбранная для обслуживания блоком 1 заявка исходит от Ву, селекция адресов не производится, а требуемое количество циклов обмена с ЗУ поступает на входы элемента ИЛИ 9 непосредственно от

Ву. Так исходным состоянием счетчика

4 является нулевое состояние, то на выходе блока сравнения "на ноль" 3 имеет место единичный сигнал, который поступает на входы элементов И

14 и 11, подготавливая последний к выдаче единичного сигнала на вход за писи счетчика 4 после появления на другом его входе сигнала запроса

ЗУ, поступающего также на выход устройства с выхода элемента ИЛИ 7 в мо мент завершения коммутации управляющих шин выбранного процессора. Пос- 30 ле записи установочного кода в счетчик 4 нулевой сигнал с выхода блока 2 блокирует передачу сигнала ответа ЗУ, поступающего с входной линии на счетный вход счетчика 4 и на 35 вход элемента И 14, т.е. через эле-. мент ИЛИ 8 на вход поразрядного блока сброса 1 не поступает единичный сигнал до момента повторного обнуления счетчика после выполнения уста- 4р новленного счетчиком количества циклов обмена с ЗУ. После сброса обслуженной заявки в блоке 1 работа устройства повторяется.

Применение устройства позволит 4 значительно сократить объем дополнительных аппаратных средств за счет максимального использования аппаратуры, имеющийся в каждом процессоре.

Формула изобретения

Устройство управления доступом к общей памяти, содержащее счетчик, первый блок сравнения, четыре элемента ИЛИ, шесть элементов И, о т л ич а ю щ е е с я тем, что, с целью упрощения устройства оно содержит приоритетный блок, второй блок сравнения, элемент ИЛИ, элемент задерж-. ки, причем первый вход приоритетного 60 блока является первым входом устройства, второй вход приоритетного блока соединен с первым входом счетчика, и является вторым входом устройства, третий вход приоритетного блока подключен к выходу первого элемента ИЛИ, первая группа выходов приоритетного блока соединена со входами второго элемента ИЛИ и является первой группой выходов устройства, вторая группа выходов приоритетного блока подключена ко входам третьего элемента

ИЛИ и является второй группой выходов устройства, выход второго элемента

ИЛИ соединен с первым входом первого элемента И и первым входом второго элемента И, второй вход первого и первый вход третьего элементов ИЛИ объединены и являются третьим входом устройства, выходы первого и третьего элементов И соединены соответственно с первым и вторым входами четвертого элемента, ИЛИ, выход которого соединен с первым входом четвертого элемента И и является выходом устройства, второй вход четвертого элемента И подключен к выходу второго блока сравнения, а выход четвертого элемента И соединен со вторым входом счетчика, третий вход которого объединен со вторым входом пятого элемента И и является четвертым входом устройства, четвертый вход счетчика соединен с выходом пятого элемента ИЛИ, а выход счетчика подключен ко входу второго блока сравнения, первый и второй входы первого блока сравнения являются соответственно пятым и шестым входом устройства, а выход первого блока сравI нения подключен ко входу элемента

НЕ, первому входу шестого. элемента

И и первому входу пятого элемента

ИЛИ, второй вход которого является седьмым входом устройства, а третий вход пятого элемента ИЛИ подключен к выходу второго элемента И, второй вход которого объединен со вторым входом третьего элемента И и подключен к выходу элемента НЕ, третий вход третьего элемента И соединен с выходом элемента задержки, вход которого, объединен со вторым входом шестого элемента И и соединен с выходом третьего элемента ИЛИ, выход шестого элемента И подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с выходом пятого элемента H.

Источники информации, принятые во внимание при экспертизе

1. Авторское свидетельство СССР

Р 304580, кл. С 06 Г 15/16, 1972.

2. Патент Франции Р 2123833, кл. G 06 F 15/16, опублик. 1974 (прототип).

750490

Составитель А. Баранов

Редакто Н. Козлова Тех ед Я, Би чак Корректор И ° Муска

Заказ 4650/38 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035 Москва Ж-35 Раушская наб., д. 4/5

Филиал ППП "Патент, г. Ужгород, ул. Проектн.. ч, 4