Устройство для синхронизации вычислительной системы

Устройство для синхронизации вычислительной системы

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советскмк

Соцкалмстмческнн

Республик (щ752314 (6! ) Дополнительное к авт. свнд-ву (22) Заявлено 28.07.78 (2l ) 2662617/18-24 с присоединением заявки РЙ (23) Приоритет

Опублнковано30.07.80. Бюллетень J428 (5I )M. Кл.

G 06 F 1/04

ГооударстеанныМ комитет

СССР

aD делам изобретений и открытий (53) УДК 681.14 (088.8) Дата опубликования описания 02.08 80

Н. E. Алексашина, Н. М. Малярский и Н, Е. Торопова (72) Авторы изобретения (71) Заявитель (54) УСТРОЙСТВО ДЛЯ СИНХРОНИЗАЦИИ

ВЫЧИСЛИТЕЛЬНОЙ СИСТЕМЫ

Изобретение относится к вычислительной технике, а более конкретно к синхронизирующим вычислительным системам.

Известна синхронизирующая вычислительная система, содержащая процессор, 5 канал, систему синхронизации, которая содержит задаюший генератор, вырабатывающий основную частоту Т. Выход генератора соединяется со входом блоков тактовых центров, которые служат для усиления сигналов T. Выходы вышеуказанных блоков соединены со входами алементов задержки, BbIKoght которых соединены со входами блоков усилителей синхронизации, вырабатывающих синхросигналы Т1 и Т2, с периодом следова-ния 450 нс, длительностью 112,5 нс, сдвинутых относительно друг друга на

225 нс. Выходы этих усилителей соединены со входами триггеров синхронизируемой вычислительной системы, ИНедостатком этой системы является большой период следования сигналов синхронизации, а также невозможность pet улирования относительного сдвига между сигналами синхронизации Т1 и Т2, что приводит к неэффективному использованию временных интервалов в промежут ках между Т1 и Т2 и, следовательно, уменьшает быстродействие вычислительной системы.

Наиболее близкой по технической сущности является синхронизируемая вычислительная система, содержашая процессор, пульт управления, устройство канала (мультиплексного и селекторного), синхронизируемые с помощью системы синхронизации, задаюший генератор, выходы которого соединены с входами группы линий задержки, выходы линий задержки соединяются с входами блоков выработки синхросигналов, а выходы блоков выработки синхросигналов соединены с триггерами, входящими в состав процессора, пульта управления и устройства каналов (23.

3 75

В функциональных схемах процессора и каналов применяется двухфазная система синхронизации, которая использует для переключения триггеров две последо вательности синхросигналов Cl и С2, сдвинутые на полутакт друг относительно друга, следующие с тактовой частотой

6,25 мГц.

Недостатком вышеуказанной системы является отсутствие эффективного исполь зования временных интервалов между фазами Сl и С2 последовательностей синхроимпульсов в пределах рабочего цикла вычислительной системы при различных величинах времени обработки в комбинационной схеме, что снижает быстродействие вычислительной системы.

Белью изобретения является повышение быстродействия.

Поставленная цель достигается тем, что в устройство, содержащее задающий генератор, группа выходов которого соот-, ветственно подключена ко входам элемен- тов задержки первой группы, группу блоков выработки синхросигналов, каждый из которых содержит дешифратор, введена вторая группа элементов задержки, а каждый из блоков выработки синхросигналов дополнительно содержат счетчик, селектор и шесть элементов И, при этом в каждом блока выработки синхросигналов выход счетчика соединен со входом селектора и входом дешифратора, первый, второй, третий и четвертый выходы которого подключены к первым входам соот— ветственно первого, второго и четвертого элемента И, первый и второй выходы селектора соединены с первыми входами соответственно пятого и шестого элементов И, а вторые входы элементов И и вход счетчика каждого из блоков выработки синхросигналов подключены к выходу соответствующего элемента задержки первой группы, причем выходы элементов И каждого из блоков выработки синхросигналов соединены со входами соответствующего элемента задержки второй группы, выходы которых являются выходами устройства.

Такая схема позвогьяет получить систе му синхронизации с удвоенной частотой синхросигналов и сдвинутые во времени синхросигнвлы, что дает возможность более эффективно использовать временные интервалы между синхросигналами, а, следовательно, повысить быстродействие вычислительной системы.

На фиг, 1 представлена блок-схема синхронизируемой вычислительной систе2314

4 мьц на фиг. 2 - блок выработки синхросигналов, Устройство состоит иэ задающего генератора 1 системы синхронизации, вырабатывающего исходную последовательность синхросигналов, линии 2 задержки первой группы, служащие для выравнивания во времени исходных сигналов, поступающих на входы блоков 3 выработки синхросиг10 налов. Выравнивание производится наложением строгих ограничений на допустимые разбросы длин кабелей, по которым передаются эти сигналы и с помощью регулируемых линий задержки, обеспечивающих точность выравнивания синхросигналов + 1,5 нс, линии 4 задержки второй группы, обеспечивающие временной сдвиг синхросигналов, синхронизируемые триггеры 5 процессора 6, пульта 7 управления и селекторного 8 и мультиплексорного 9 устройства каналов, счетчика 10, делящего на четыре исходную последовательность синхросигналов, дешифратора

11, элементов 12 И, селектора 13, входы которого соединены с выходами вышеупомянутого счетчика, а выходы со входами элементов И.

Введенныйт счетчик 10, соединенный с с дешифратором 11, позволяет получить сдвиг последовательности С2 на дискретную величину, равную 1/4 периода машинного такта синхронизируемой системы как в сторону увеличения интервала между фазами Cl и С2 (фаза С22}, так и в сторону уменьшения вышеуказанного интервала (фаза С21}.

Введенные в предлагаемую систему синхронизации счетчик и вторая группа линий задержки позволяет обеспечить сдвиг синхросигналов С22 íà р =12 нс и равную 8,5% машинного такта влево, что позволяет выбирать микрокоманду с опережением, необходимым для обеспечения времени, достаточного для срабатывания логики в цепях передачи микрокоманды в регистр микрокоманд. Это позволяет увеличить быстродействие системы.

Введение селектора 13 позволяет вырабатывать синхросигналы С10 и С20, имеющие частоту в 2 раза большую, чем синхросигналы Cl, С21, С22. Синхросигналы С10 и С20 используются в блоке ускоренного умножения, что позволяет вдвое уменьшить время обработки информации в этом блоке.

Белесообраэность введения селектора

13 позволяет получить синхросигналы уд5 75 военной частоты С10 и С20, используемые в блоке ускоренного умножения, входящего в состав процессора синхронизируемой вычислительной системы.

Введение в блок выработки синхросигналов селектора 13 для получения синкросигналов удвоенной частоты Cl 0 и С20 позволяет производить операцию ° умножения на дереве сумматоров конвейерным способом вдвое быстрее, чем при использовании синхросигналов Cl, С2.

Использование счетчика для получения синхросигналов С21 и С22, второй группы линий задержки для сдвига синхросигналов, селектора для получения синкросигналов удвоенной частоты позволяет уменьшить время обработки информации в предлагаемой синхронизируемой вычислительной системе в каждом конкретном случае в зависимости от имеющейся глубины логики, что повышает быстродействие системы в целом.

Формула изобретения

2314 .отличающееся тем, чтос целью повышения быстродействия, в него ,введена вторая группа элементов задержки, а каждый из блоков выработки синхросигналов дополнительно содержит счетчик, селектор и шесть элементов И, при этом в каждом блоке выработки синхросигналов выход счетчика соединен со входом селектора и входом дешифратора, 10 первый, второй, третий и четвертый выходы которого подключены к первым входам соответственно первого, второго, третьего и четвертого элемента И, первый и второй выходы селектора соединены с первыми входами соответственно пятого и шестого элементов И, а вторые вхoды элементов И и вход счетчика каждого из блоков выработки синкросигналов подключены к выкоду соответствующего эле20 мента задержки первой группы, причем выходы элементов И каждого иэ блоков выработки синхросигналов соединены со входами соответствующего элемента задержки второй группы, выходы которых

25 являются выходами устройства.

Устройство для синхронизации вычислительной системы, содержащее задающий генератор, группа выходов которого соответственно подключена ко входам элементов задержки первой группы, rpyniny блоков выработки синхросигналов, ! каждый иэ которых содержит дешифратор, Источники информации, принятые во внимание при экспертизе

1. ТО 156039080. зо 2. Электронная вычислительная машина ЕС-1050. Под рец. Ларионова А. М., М., Статистика, 1976, с. 254 (прототип) .