Устройство для управления оперативной памятью

Устройство для управления оперативной памятью

Иллюстрации

Показать все

Реферат

 

ОПИСАНИЕ

ИЗОБРЕТЕНИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ

Союз Советских

Социалистических

Республик о|1752338 (61) Дополнительное к авт. свид-ву (22) Заявлено 270778 (21) 2649836/18 24 с присоединением заявки ¹ (23) Приоритет

Опубликовано 300780.Бюллетень ¹ 28

Дата опубликования описания 300780 (5!)М. Кл:

G 06 F 9/00

С 11 С 7/00

Государственный комитет

СССР по делам изобретений и открытий (53) УДК 681. 327 (088.8) (72) Авторы изобретения

Ю.Н. Мартыненко и Я.(п. Безродный (71) Заявитель (54 ) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯ ОПЕРАТИВНОЙ

ПАМЯТЬЮ

Изобретение относится к вычислительной технике и может быть исполу зовано в запоминающих устройствах, содержащих накопитель, выполненный на элементах памяти с ограниченным временем хранения информации (например, динамическая память на элементах со структурой металл-диэлектрик-полупроводник). Предлагаемое устройство может быть использовано в качестве устройства местного управления указанных накопителей.

В. одном из известных устройств установка режима регенерации производится по сигналам самого устройства для управления (1), Однако оно имеет сложную схему анализа запроса и выбора режима работы. 20

Наиболее близким техническим решением к данному изобретению является устройство для управления оперативной памятью, содержащее формирователь синхронизирующих сигналов, 25 формирователь сигналов регенерации, выход которого соединен с первым вхо. дом триггера режима, второй вход которого подключен к одной из управляющих шин (2). 30

Недостатком этого устройства является наличие дополнительных шин управления, связывающих оперативную память с центральным процессорам, по которым производится передача сигналов занятости оперативной памяти и команды установки режима регенерации либо обмена.

Кроме того, в этом устройстве управления может возникнуть задержка запроса на входе оперативной памяти на время, превышающее период регенерации (например, при сбое в работе центрального процессора),при которой происходит разрушение информации в накопителе, т.е. данное устройство имеет недостаточную надежность.

Цель изобретения — упрощение и повышение надежности устройства.

Поставленная цель достигается тем, что устройство содержит триггЕр концатцикла и элементы И-НЕ, причем выходы триггера режима соединены со входами первого элемента И-НЕ, выход которого подключен ко входу Формирователя синхронизирующих сигналов, третий вход триггера режима соединен с выходом второго элемента И-НЕ,входы которого подключены соответствен752338 но к управляющей шине и единичному выходу триггера конца цикла, входы которого соединены соответственно с выходом формирователя синхронизирующих сигналов и управляющей шиной.

Схема устройства приведена на чертеже.

Устройство содержит формирователь

1 синхронизирующих сигналов, формирователь 2 сигналов регенерации, триггер 3 режима, управляющую шину 4, триггер 5 конца цикла, элементы 6 и 7 И-HE. Выходы триггера 3 режима соединены со входами первого элемента 6 И-НЕ, выход которого соединен со входом формирователя, 1. Входы триггера 3 режима соединены соответственно с шиной 4 и одним из входов второго элемента 7 И-НЕ, с выходом того же элемента и выходом формирователя 2. Другой вход второго элемента 7 И-HE соединен с единичным вы- 20 ходом триггера 5 конца цикла, входы которого соединены соответственно с шиной 4 и выходом формирователя 1.

Устройство работает следующим образом. 25

В исходном состоянии на шине 4 и на выходе формирователя 2 присутствует нулевой уровень напряжения, на выходах триггера 3 режима — единичные уровни, на выходе элемента 6 И-НЕ нулевой уровень, на выходе формирователя 1 — единичный уровень, на выходе триггера 5 конца. цикла — нулевой уровень и на выходе элемента 7 И НЕ единичный уровень напряжения.

При подаче по шине 4 единичного уровня триггер 3 режима устанавливается в нулевое состояние, при этом на выходе элемента 6 И-НЕ формируется перепад напряжения единичного уровня, которым запускается формирователь 1. 40

По окончании цикла работы на выходе формирователя 1 вырабатывается импульс нулевого уровня, который переводит триггер 5 конца цикла в единичное состояние. При этом на выходе эле- 4 мента 7 И-НЕ.образуется нулевой уровень, который переводит триггер 3 режима в исходное состояние.

Режим регенерации обеспечивается но сигналу формирователя.2, поступающему на вход триггера 3 режима.

Длительность этого сигнала должна превышать длительность цикла памяти на 10-203. Запуск формирователя 1 н этом режиме производится аналогично описанному выше, но при этом импульс конца цикла не нырабатывается.

Задержка запроса на шине 4 не приводится. к задержке регенерации, так как по окончании цикла триггер 3 gp режима возвращается в исходное состояние, чем обеспечивается возможность его управления формирователем 2.

После снятия запроса с шин 4 триггер 5 конца цикла возвращается в исходное состояние и устройство готоно к приему очередного запроса.

При одновременном поступлении запроса и сигнала регенерации триггер 3 режима выбирает очередность режима случайным образом, однако, так как длительность сигналов запро) са и регенерации превышают длитель ность цикла памяти, по окончании выполнения цикла в первом выбранном режиме триггер 3 режима немедленно переходит в противоположное состояние и начинается выполнение цикла памяти в другом режиме. Так как практически цикл памяти на 3-4 порядка меньше периода регенерации, то происходящей при этом задержкой регенерации можно пренебречь.

Технико-экономический эффект предложенного устройства заключается н .повышении надежности работы устройства, уменьшении количества управляющих цепей и сигналов, что приводит к аппаратурному упрощению системы, н которую входит данное устройство.

Формула изобретения

Устройство для управления оперативной памятью, содержащее формирователь синхронизирующих сигналов, формирователь сигналов регенерации, выход которого соединен с первым входом триггера режима, второй вход которого подключен к управляющей шине, о т л ич а ю щ е е с я тем, что, с целью упрощения и повышения надежности устройства, оно содержит триггер конца цикла и элементы И-НЕ, причем выходы триггера режима соединены со входами первого элемента И-НЕ, выход которого подключен ко входу формирователя синхронизирующих сигналов, третий вход триггера режима соединен с выходом второго элемента

И-НЕ, входы которого подключены соответственно к управляющей шине и единичному выходу триггера конца цикла, входы которого соединены соответственно с выходом формирователя синхронизирующих сигналов и управляющей шиной.

Источники информации, принятые во внимание при экспертизе

1, Патент Великобритании Р 1424107 кл, G 4 С 1976 °

2. Патент США 9 3839630, кл. 235-156, 1974 (прототип).

752338

Составитель А. Рудаков H. Григорук

Редактор И. Ковальчук Техред Н Ковалева. Корректор

Заказ 4747/8 Тирак 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раувккаи наб., д. 4/5

Филиал ППП. Патент, r. Укгород, ул. Проектная, 4