Мультипроцессорная вычислительная система

Мультипроцессорная вычислительная система

Иллюстрации

Показать все

Реферат

 

1

ОЛМСАИИЕ

ИЗОБРЕТЕНИЯ

Союз Советских

Социалистических

Республик

oi>752342

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свмд-ву (22) Заявлено 24,0778 (21) 2648473/18-24 (51) М. Кл. с присоединением заявки йо (23) Приоритет

6 06 Р 15/00

Государственный комитет

СССР по делам иэобретений и открытий

Опубликовано 300780, Бюллетень Мо 28

Дата опубликования описания 300780 (53) УДК 681 14 (088.8) (72) Авторы изобретения

В. М. Макаров и И. А. Овчинников (71) Заявитель (54 ) МУЛЬТИПРОЦЕССОРНАЯ ВЫЧИСЛИТЕЛЬНАЯ

СИСТЕМА

Изобретение относится к вычислительной технике и может быть использовано при проектировании высокопроизводительных и высоконадежных вы5 числительных систем.

Использование при разработке систем, работающих в реальном масштабе времени, многопроцессорных структур с магистральной организацией IQ взаимодействия различных функциональных модулей с истемы, с набже нных индивидуальными источниками синхросигналов, позволяет гибко наращивать вычислительные рес урсы системы и ее надежность в зависимости от конкретного вида решаемых задач. При этом возникают большие трудности в организации обменов информацией между несинхронно работающими модулями системы и контроля исправности резервированных модулей.

Известны многопроцессорные системы, имеющие множества процессоров цифровых данных, работающих с помощью индивидуальных связей с общей памятью. Каждый процессор имеет свое собственное тактирующее устрой" ство. Средства синхронизации выбороч ;. но используют какой-либо из индивидуальных тактирующих устройств для сии-ЗО хронизации связи этого или любого другого процессора с общей памятью jl) „

Недостатками таких систем являются большие затраты времени из-за. конфликтов при обращении процессоров к общей памяти и невозможность оперативного контроля исправности процессоров при резервировании. Это не позволяет произвольно наращивать число процессоров системы.

Известна система синхронизации, предназначенная для нескольких центральных процессоров (ЦП), связанных во время работы с удаленной быстродействукщей буферной память(о (ББП). В каждом иэ ЦП имеется генератор синхросигналов, генерирукщий несинхроиизированные относительно других генераторов синхросигналы.

Длительность импульсов, вырабатываемых различными генераторами, одинакова. В состав многопроцессорной системы входит несколько устройств ввода-вывода. ББП сообщается с устройствами ввода-вывода и центральными процессорами с целью приема от них запросов на ввод или вывод информации. В состав логических средств системы синхронизации входят управляющие вентили, определяющие какой

752342 генератор синхросигналов должен быть связан с центральными процессорами, устройствами ввода-вывода и ББП.

Кроме того, логические устройства осуществляют выработку нескольких синхросигналов, засинхронизированных один относительно другого. Каждый иэ ,этих синхросигналов по отдельной линии связи подается в одно иэ устройств ввода-вывода, в ЦП и в

ББП (2), fg

Недостатком данной системы является отсутствие воэможности непосредственного межпроцессорного обмена и введения резервирования.

Недостатками таких вычислительных систем являются наличие централизованной памяти, снижающей надежность системы, затраты оборудования на организацию этой памяти и невозможность оперативно контро-. лировать процесс обработки сообще- 20 ний и управлять синхронизмом работы устройства.

Цель изобретения — повышение надежности.

Это позволяет осуществлять оперативный контроль передаваемой по

5О адресно-информационной, магистрали

60 блок 2 сопряжения, адресно-информаци ы

Укаэанная цель достигается тем, что в известную многопроцессорную вычислительную систему, содержащую и процессоров, п блоков памяти, и тактовых генераторов, п блоков. сопряжения, первые входы-выходы которых соединены между собой через адресно-информационную магистраль, выход i-ro процессора (i = 1, и) подключен к первому входу i-ro блока сопряжения, выход i-го тактового генератора соединен с первым входом

i-го процессора и первым входом

i-го блока памяти, введены и устройств управления синхронизаций, каждое иэ которых содержит блок памяти номера, блок сопряжения с памятью, блок синхронизации, коммутатор и блок. контроля, причем вторые входывыходы и блоков сопряжения соединены через адресно-информационную магистраль с входами-выходами блоков памяти номера, первыми входамивыходами блоков сопряжения с памятью, первыми входами коммутаторов и первыми входами блоков контроля каждого из п устройств управления синхронизацией, выход i-го блока сопряжения соединен со входом блока памяти номера и первым входом блока синхронизации i-го устройства управления синхронизацией, первый выход блока синхронизации i-го устройства управления синхронизацией подключен ко второму входу

i.-ro процессора, второй выход блока синхронизации i-ro устройства управления синхронизацией соединен шиной прерывания с третьими входами и процессоров, третий выход каждого блока синхронизации соединен со вторым входом соответствующе. го блока контроля и шиной ответа соединен со вторым входом всех остальных блоков контроля, четвертый выход блока синхронизации i-ro устройства управления синхронизацией соединен со вторым входом коммутатора и первым входом блока сопряжения с памятью того же устройства управления синхронизацией и вторым входом i-го блока сопряжения, четвертый выход блока памяти номера соединен с третьим входом коммутатора, второй выход блока памяти номера подключен ко второму входу блока сопряжения с памятью и второму входу блока сопряжения, третий вход которого соединен с первым выходом коммутатора, четвертый вход которого подключен к первому выходу блока сопряжения с памятью, второй выход коммутатора соединен с третьим входом блока контроля, выход которого подключен к пятому входу блока синхронизации, второй вход-выход блока сопряжения с памятью

i-го устройства управления синхронизацией соединен с выходом-входом

i-го блока памяти, второй выход блока сопряжения с памятью i-го устройства управления синхронизацией подключен ко второму входу i-ro блока памяти, третий выход блока сопряжения с памятью i-ro устройства управ— ления синхронизацией соединен с четвертым входом блока контроля и пятым входом блока сопряжения того же устройства управления синхронизацией и третьим входом i-ro блока памяти, выход i-ro процессора соединен с шестым входом блока синхронизации и пятым входом блока контроля х-го устройства управления синхронизацией, выход z-го тактового генератора подключен к седьмому входу блока синхронизации i-го устройства управления синхронизацией, при этом вход-выход коммутатора i-ro устройства управления синхронизацией соединен с третьим входом-выходом 1-го блока сопряжения и входом-выходом 1-го процессора. информации и периодически устранять рассогласования между процессорами, возникающие из-за несинхронной работы автономных тактирующих генераторов.

Функциональная схема устройства асинхронного взаимодействия модулей в многопроцессорной вычислительной системе показана на чертеже, Устройство содержит процессор 1, онную магистраль 3, блок 4 памяти, устройство 5 управления синхронизацией, тактирующий генератор б, блок 7 контроля, блок 8 синхронизации, шину 9 прерываний, шину 10

752342

ЗО

По сигналу с управляющего выхода блока 2 сопряжения блок 11 ведущего ®О процессора посылает код математического номера в магистраль 3. Через магистраль- 3 этот код передается на второй информационный вход блоков 7 контроля тех процессоров, 45 которые выставили запрос на обмен.

На первый информационный вход блоков

7 подается собственный математический номер процессора через коммутатор 12. Сравнение происходит 5О лишь у тех процессоров, чей математический номер послан в магистраль.

Если математические номера сравниваются в блоке 7, то блок 8 вырабатывает сигнал ответа на запрос, кото- 55 рый по шине 10 ответа на запрос попадает на все блоки 8. Для тех процессоров, у которых есть сигнал сравнения на выходе блока 7 контроля„ блоки 8 одновременно вырабатывают с приходом ответа на запрос сигнал разрешения начала обмена. Этим заканчивается фаза поиска дублера, Таким образом, если между ведущим процессо" ром и дублером имелось рассогласование, возникшее из-за несинхронной ответа на запрос, блок 11 памяти номера, коммутатор 12, блок 13 сопряжения с памятью.

Работа системы производится следующим образом.

Блоки 5 обеспечивают временное согласование выполнения на асинхронно работающих блоках системы таких задач реального масштаба времени, для решения которых требуется одновременная обработка на разных про- О цессорах различной информации, принятой (снятой с датчиков) в один и тот же момент времени; одновременное окончание некоторых программ (например, программ выдачи высших команд); дублированная работа процессоров и модулей общей памяти для обеспечения надежности системы.

В каждрм из перечисленных случаев в блоки 11 тех блоков системы, действия которых должны быть точно согласованы по времени, записывается одинаковый математический номер.

Один иэ блоков памяти, имеющий один математический номер, назначается ведущим, а остальные — дублерами (напарниками). Информация об этом также хранится в блоке 11.

Устройство 5 управления синхронизацией включается в работу при обмене информацией через магистраль 3. Пусть блок 2 сопряжения выработал сигнал разрешения обмена одному из процессоров системы. Этот процессор назовем ведущим. Любой обмен через магистраль начинается Я с фазы поиска процессора-дублера, т.е. процессора, имеющего математический номер, одинаковый с ведущим. работы тактирующих генераторов, оно будет устранено за счет одновременного появления сигнала разрешения начала обмена. В случае, если это рассогласование превысило допустимую, заранее заданную величину, блок

8 вырабатывает сигнал прерывания, свидетельствующий об аварийной ситуации в системе.

После окончания фазы поиска дублера происходит собственно обмен информацией. Рассмотрим сначала случай обращения с записью информации процессоров одной дублированной группы к блоку памяти другой.

При этом ведущий процессор выдает в магистраль 3 через блок 2 адрес, информацию, признак вывода информации и собственный сигнал синхронизации.

Все эти сигналы иэ магистрали попадают на второй информационный вход блоков 7 контроля ведущего процессора и дублера; на первый информа ционный вход этого блока через коммутатор 12 поступают аналогичные сигналы непосредственно с информационных выводов ведущего процессора и дублера соответственно. В случае появления на выходе блока 7 сигнала несравнения блок 8 выдает по шине 9 прерываний сигнал прерывания, свидетельствующий о несравнении. Таким образом, с одной стороны проверяется правильность выдаваемой в магистраль информации от ведущего процессора (в блоке 7 при ведущем процессоре)„ а с другой стороны происходит контроль исправности функционирования ведущего процессора и дублера (в блоке 7 при дублере). Сигнал прерывания поступает по шине 9 на все блоки 8, которые вырабатывают сигналы, запрещающие запись неверной информаций в блоки 4 памяти. Этим устраняется воэможность распространения ошибки за пределы неисправного модуля.

Если же сигнал несравнения не был выработан, то при соответствующих блоках памяти блоки 13 сопряжения с памятью дешифрируют адрес из магистрали 3 и пропускают информацию для записи в блок памяти.

При обращении со считыванием информации процессоров одйой дублированной группы к блоку памяти устройство 5 управления синхронизацией функционирует следующим образом.

Ведущий процессор посылает в магистраль 3 адрес, признак ввода и собственный сигнал синхронизации, Эти сигналы, как и в предыдущем случае, попадают на соответствующие блоки 7. Если сигнал прерывания не вырабатывается, то соответствующие блоки 13 сопряжения с памятью возбуждают блоки 4 памяти. Информация, считанная из ведущего блока памяти, "752342

Формула изобретения

ФО в сопровождении сигнала синхронизации блока памяти поступает через блок 13 в магистраль 3.Иэ магистрали*

3 эти сигналы подаются на второй информационный вход блоков 7 контроля при ведущем блоке памяти и блоке памяти-дублере. На первый информационный вход блока 7 через коммутатор 12 поступает информация непосредственно с блока памяти ведущего и блока памяти- дублера соответственно.

При несравнении вырабатывается сигнал прерывания, который через блок

8 запрещает процессорам прием неверной информации. При сравнении проверенная информация поступает в запрашивающие процессоры: в ведущий — чере блок 2 сопряжения, в дублер — через коммутатор 12.

Таким образом, устройство управления синхронизацией выполняет следукщие функции: производит подсинхронизацию работающих под одним и тем математическим номером процессоров, в результате .чего рассогласование между этими йроцессорами при обмене через магистраль не превышает одного такта; производит контроль исправности блоков сопряжения, блоков сопряжения с памятью и магистрали. производит контроль исправности процессоров путем сравнения выходной информации дублера и ведущего, Мультипроцессорная вычислительная система, содержащая и процессоров, и блоков памяти, и тактовых генераторов, и блоков сопряжения, ;.е; входы-выходы которых соединены м.=-жду собой через адресно-информационную магистраль, выход i.-ro процессора (i=1,п) подключен к первому входу

i-ro блока сопряжения, выход i-го тактового генератора соединен с первым входом i-ro процессора и первым входом i-го блока памяти, о тл и ч а ю щ а я с я тем, что, с целью повышения надежности системы, в нее введены и устройств управления синхронизаций, каждое из которых содержит блок памяти номера, блок сопряжения с памятью, блок синхронизации, коммутатор и блок контроля, причем вторые входы-выходы и блоков сопряжения соединены через адресноинформационную магистраль с входамивыходами блоков памяти номера, первыми входами-выходами блоков =опряжения с памятью, первыми входами коммутаторов и первыми входами блоков контроля каждого из п устройств управления синхронизацией, выход i-го блока сопряжения соединен со входом памяти номера и первым входом блока синхронизации i-го устройства управ лен и я с инхро ни э ацией, первый выход блока синхронизации i-ro устройства управления синхронизацией подключен ко второму входу i-ro процессора, второй выход блока синхронизации i†- го устройства управления синхронизацией соединен шиной прерывания с третьим входом п процессоров, третий выход каждого блока синхронизации соединен со вторым входом соответствующего блока контроля и шиной ответа соединен со вторым входом всех остальных блоков контроля, четвертый выход блока синхронизации i-го устройства управления э синхронизацией соединен со вторым входом коммутатора и первым входом бло шка сопряжения с памятью того же устройства управления синхронизацией и вторым входом i-го блока

И сопряжения, четвертый выход блока памяти номера соединен с третьим входом коммутатора, второй выход блока памяти номера подключен ко второму входу блока сопряжения с

25 памятью и второму входу блока сопряжения, третий вход которого соединен с первым выходом коммутатора, четвертый вход которого подключен к первому выходу блока сопряжения с

3(3 памятью, второй выход коммутатора соединен с третьим входом блока контроля, выход которого подключен к пятому входу блока синхронизации, второй вход-выход блока сопряжения с памятью i-го устройства управления синхронизацией соединен с выходомвходом i-ro блока памяти, второй выход блока сопряжения с памятью

i-го устройства управления синхронизацией подключен ко второму входу

i-го блока памяти, третий выход блока сопряжения с памятью i-ro устройства управления синхронизацией соединен с четвертым входом блока контроля и пятым входом блока сопряжения того же устройства управления синхронизацией и третьим входом i-ro блока памяти, выход i-ro процессора соединен с шестым входом блока синхронизации и пятым входом

5О блока контроля i-го устройства управления синхронизацией, выход i-гб тактового генератора подключен к седьмому входу блока синхронизации

i-ro устройства управления синхро55 низацией, при этом вход-выход коммутатора i-го устройства управления синхронизацией соединен с третьим

° входом-выходом i-го блока сопряжения и входом-выходом i-ro процессора, Источники информации, принятые во внимание при экспертизе

1. Патент CIIIA Р 3.715,729, кл. 340-172 ° 5, 1974.

2, Патент США 9 4.021.784, кл. 340-172.5, 1975 (прототип).

752342

4747/8 Тираж 751 Подписное

ЦНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, Ж-35, Раушская наб., д. 4/5

Эаказ

Филиал ППП Патент, г. ужгород, ул. Проектная, 4

err

Составитель A. Баранов

Редактор И. Нанкина Техред ЯКрвалева Корректор И. Муска