Запоминающее устройство
Иллюстрации
Реферат
ОП И С
ИЗОБРЕТЕНИЯ
К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ
Союз Саветсних
Социалистичесиих
Республик (61) Дополнительное к авт. свид-ву (22) Заявлено 07.12.78 (21) 2692860/18-24 (51) М.К .
G 11С 11/00 с присоединением заявки ¹ (43) Опубликовано 30.07.80. Бюллетень № 28 (45) Дата опубликования описания 30.07.80 (53) УДК 681.327.6 (088.8) ло делам изобретений и отнрытий (72) Авторы изобретения
А. И. Васин и В. С. Грабаров (71) Заявитель (54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО
Изобретение относится к запоминающим устройствам с матричной системой выборки.
Известны запоминающие устройства (ЗУ), содержащие накопитель, дешифратор выборки адреса, формирователи выбор- 5 ки (1). Недостатком известных ЗУ является ограниченное быстродействие, которое определяется циклом обращения, состоящим из тактов считывания Т, и записи
Тзп. 10
Наиболее близким к изобретению по техническому решению является ЗУ (2), содержащее адресные шины, регистр адреса, дешифратор адреса, выход которого через формирователи токов считывания — записи 1я подключается к матричному накопителю.
Рабочий цикл этого ЗУ состоит из двух тактов считывания и записи Тц = Тсц + Тт т. е. быстродействие ЗУ ограничивается наличием двух тактов в рабочем цикле. 20
Цель изобретения — повышение быстродействия устройства.
Поставленная цель достигается тем, что в запоминающее устройство, содержащее регистр адреса, дешифратор адреса, выход 25 которого через формирователи токов считывания — записи подключен к матричному накопителю, введена схема сравнения, первый вход которой подключен к входу устройства, второй вход — к выходу регистра ад- 30
Государственный комитет (23) Приоритет реса, а выход схемы сравнения подсоединен к разрешающему входу регистра адреса.
Это обеспечивает работу ЗУ с совмещением, такта записи по выбранному адресу с тактом считывания по следующему.
На фиг. 1 представлена схема ЗУ.
Она содержит адресные шины 1, подключенные к преобразователю 2 адреса, выход которого соединен с регистром 3 адреса и схемой 4 сравнения. Выход регистра адреса соединен с вторым входом схемы сравнения и входом дешифратора 5 адреса, а выход схемы сравнения — с разрешающим входом регистра 3 адреса. Выход дешифратора адреса подключается через формирователь 6 токов считывания — записи к матричному накопителю 7. Входом устройства является общий вход регистра адреса и схемы сравнения.
Работает ЗУ следующим образом.
При обращении к ЗУ двоичный код адреса по шинам 1 поступает на преобразователь 2 адреса, с выхода которого двоичный код той же разрядности, но преобразованный в соответствии с алгоритмом преобразования последнего перебора адресов (счетный режим работы регистра адреса центрального вычислителя) в последовательный, упорядоченный по определенному критерию перебора шин выборки матричного накопп752468 теля 7 поступает на регистр 3 адреса, где он запоминается и подается на вход дешифратора 5, в котором двоичный адрес преобразуется в униполярный код, управляющий работой формирователей б токов считывания — записи.
На фиг. 2 приведена схема накопителя и формирователей.
В такте считывания возбуждается пара формирователей тока считывания 1У,„, 1Х,„10 по координатам 1 = Х и выбирается шина выборки накопителя Ш . В момент времени t= т„ такт считывания заканчивает2 ся и начинается такт записи (регенерации), 15 во время которого возбуждаются формирователи тока записи 1У„и 1Х, . В тот же момент времени на вход ЗУ поступает новый адрес, который после преобразования поступает на первый вход схемы 4 сравне- 20 ния, на второй вход которого подан предыдущий адрес с регистра 3. При этом возможны два режима.
Режим 1. Критерий сравнения предыдущего и последующего адреса выполняется. 26
Схема 4 сравнения выдает разрешающий сигнал приема нового адреса на регистр 3.
После дешифрации нового адреса в такте записи по предыдущему адресу начинается такт считывания по новому (последую- ЗО щему) адресу. При этом возбуждаются формирователи тока считывания 2У, 2Х„ и выбирается шина накопителя Ш . В момент времени t = Т заканчивается такт записи по первому адресу и такт считывания по второму и начинается такт записи по второму адресу, во время которого возбуждаются формирователи 2У» и 2Х, . В этот же момент времени на вход ЗУ поступает новый адрес и процесс повторяется: третий адрес сравнивается со вторым и при выполнении критерия сравнения возбуждаются формирователя 3Y,ч и ЗХ, т. е. выбирается шина III>. В этом режиме ЗУ рат, ботает с циклом, если критерий срав2 пения адреса выполняется: каждый последующий адрес отличается от предыдущего так, что возбуждаются другие координаты
Х и Y накопителя.
Режим 2. В этом режиме критерий сравнения не выполняется и ЗУ работает с обычным циклом T„= Т, + Т, так как прием нового адреса на регистр 3 разрешается только после окончания такта записи по предыдущему адресу.
Таким образом, использование предложенного технического решения позволяет при обмене информацией ЗУ с процессором в счетном режиме работы получить вдвое большее быстродействие.
Ф ор м ул а изобретения
Запоминающее устройство, содержащее регистр адреса, дешифратор адреса, выход которого через формирователи токов считывания — записи подключен к матричному накопителю, отличающееся тем, что, с целью повышения быстродействия устройства, в него введена схема сравнения, первый вход которой подключен к входу устройства, второй вход подключен к выходу регистра адреса, а выход схемы сравнения подключен к разрешающему входу регистра адреса.
Источники информации, принятые во внимание при экспертизе
1. Шигин А. Г. и др. Цифровые вычислительные машины. М. «Энергия>, 1975.
2. Вопросы радиоэлектроники, 1974, сер.
ЭВТ, вып. 5, с. 25.
752468
Ще. Г
Составитель В. Муратов
Редактор И. Грузова Техред А. Камышникова Корректоры: Л. Слепая и Н. Федорова
Изд. № 393 Тираж 673 Подписное
НПО «Поиск» Государственного комитета СССР по делам изобретений и открытий
113035, Москва, Ж-35, Раушская наб., д. 4/5
Типография, пр. Сапунова, 2