Полупостоянное запоминающее устройство

Полупостоянное запоминающее устройство

Иллюстрации

Показать все

Реферат

 

ОП ИСАНИЕ

Союз Советских

Социалистических

Республик

<» 765875

ИЗОБРЕТЕН ИЯ

К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ (61) Дополнительное к авт. свнд-ву— (22) Заявлено 18.09.78 (21) 2665226/l8-24 с присоединением заявки №вЂ” (23) Приоритет— (5l) М. Кл.а

G ll С ll 00

Государственный квинтет

СССР

Опубликовано 23.09.80. Бюллетень № 35

Дата опубликования описания 28.09.80 (53) УДК 68! .327, .6 (088.8) ао делам нзооретеннй н открытнй. А. Д. Жучков, A. М. Иванов, В. И. Косов, В. И. Монахов и А. И. Савельев (72) Авторы изобретения (71) Заявитель (54) ПОЛУПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО

Изобретение относится к вычислительной технике н предназначено для использования в устройствах памяти цифровых вычислительных машин.

Известны полупостоянные запоминающие устройства с электрической записью информации, позволяющие производить многократное быстродействующее считывание информации без ее разрушения и перезапись с достаточно высокой скоростью. Такие полупостоянные запоминающие устройства используются как в качестве самостоятельных устройств для хранения редкоизменяемой информации, так и в качестве вспомогательного оборудования при отладке программ с последующей записью отлаженных программ в ПЗУ (I), 12). Полупостоянные запоминающие устройства подобного типа обладают высокой скоростью процесса считывания, поскольку изменение индукции носит обратимый характер, малыми потерями и малым саморазогревом элементов при считывании, малым сигналом считывания и более сложной по сравнению с обычными сердечниками технологией изготовления sanoминающих элементов.

Однако полупостоянные запоминающие устройства с электрической записью информации имеют одну существенную погреш-. ность, которая особенно сказывается при частых сменах информации. Амплитуда первых после записи сигналов считывания (обычно трех-четырех), будь это выходные сигналы «1» или. «О», значительно (в тринять раз) превышает сигналы последующих считываний. Затем амплитуда выходных сигналов выравнивается и остается постоянной т0 при всех последующих считываниях (количество обращений при считывании при этом . неограниченно) . Это значительно ухудшает помехоустойчивость полупостоянного sanoминающего устройства, так как приходится искусственно расширять амплитудный диапазон работы усилителей воспроизведения и увеличиваются помехи переключения при первых обращениях. Кроме того, изменяются временные характеристики выходных сигналов с накопителя. Они становятся шире, и увеличиваются амплитуда и длительность обратных выбросов сигналов «0» и «1», что ухудшает возможностк временного стробирования и уменьшает быстродействие всео устройства в целом.

765875

Наиболее близким к изобретению по технической сущности является устройство, содержащее блок управления, триггер считывания, триггер записи (местнсй. устройство управления), накопитель, соединенный с формирователями положительных и отрицательных линейных токов (ФЛТ «Х» и ФЛТ «У»), а также входные и выходные инверторы, числовой регистр, дешифраторы, усилители воспроизведения и формирователи разрядных токов 13). В режиме считывания на входы полупостоянного запоминающего устройства поступают сигналы запуска, считывания, «Уст. «0», а также адресные сигналы.

Триггер считывания устанавливается в «1», срабатывает один из формирователей отрицательных линейных токов и по выбранной запоминающей ячейке накопителя протекает ток. Считанные сигналы «Г» и «0» усиливаются соответствующими разрядными усилителями воспроизведения и через числовой регистр и-выходные инверторы подаются на выход полупостоянвого запоминающего устройства. В режиме записи на входы полупостоянного запоминающего устройства поступают сигналы «Уст. «0», запуска, записи, а также коды адреса и числа.

Триггер записи .устанавливается в «1», и первый счетчик импульсов поочередно запускает формирователи положительных и отрицательных линейных токов, образуя в выбранной запоминающей ячейке пачку положительных и отрицательных линейных токов. Эта пачка при совпадении с положительными или отрицательными импульсами разрядного тока (в зависимости от поступивших сигналов «0» и «1» разрядов числа) осуществляет запись необходимой информации в выбранную запоминающую ячейку накопителя.

Однако, в описанном устройстве из-за различия в предельной и рабочей петлях гистерезнса наблюдается значительное различие выходных сигналов между первыми (в пределах пяти-восьми) обращениями при счи- 46 тывании после записи и всеми последующими. Первые сигналы сильно отличаются по амплитуде, длительности и форме от последующих выходных сигналов. Такое несоответствие наблюдается после каждой записи. 4

Так как в полупостоянном запоминающем устройстве одна запись приходится на несколько сот, тысяч, а то и десятков тысяч обращений по считыванию, то становится понятным, какой вред приносит это явление.

Приходится неоправданно расширять диапазон работы усилителей воспроизведения, увеличивать время между двумя обращениями при считывании и принимать специальные меры для защиты от помех, возникающих при обратных выбросах сигналов «0» и «1». В то же время необходимо помнить, что время обращения при зайиси в полупо стоякном запоминающем устройстве обыч но в несколько десятков раз превышает ape мя обращения при считывании и небольшое увеличение времени записи практически не отразится на его технических характеристиках.

Целью изобретения является повышение надежности, быстродействия и расширение области устойчивой работы полупостоянных запоминающих устройств.

Достигается это тем, что полупостоянное запоминающее устройство, содержащее блок управления, триггер считывания, триггер записи, накопитель, соединенный с формирователями положительных и отрицательных линейных токов введены триггер разрушения записи, счетчики, блок задержки, элементы И, элементы ИЛИ, причем один выход блока управления соединен с первым эле. ментом И, второй вход которого соединен с вторым входом блока управления к с вторым элементом И, а выход — с первым элементом ИЛИ, и, во-вторых, с первым входом третьего элемента И, второй вход которого соединен с третьим выходом блока управления, связанным также с одним из входо4 триггера записи н вторым элементом ИЛИ а четвертый выход блока управления под соединен к второму входу второго элемента

И, выход которого подключен к другому вхо ду триггера записи и входу первого счетчи ка, один выход которого соединен с первымн входами четвертого и пятого элементов

И, а другой вход — с первым счетчиком импульсов, выход которого подключен к первому входу триггера разрушения и первому входу блока задержки, второй вход которого соединен с выходом шестого элемента И, первый вход которого связан с первым выходом второго счетчика импульсов, а второй вход, — с одним из выходов триггера разрушения и седьмым элементом И, второй вход которого соединен с первым выходом блока задержки. Второй выход блока задержки связан с входом второго счетчика, второй выход которого подсоединен к первому sxoду третьего элемента ИЛИ и ко второму входу второго элемента ИЛ1, а третий выход блока задержки соединен с первым входом восьмого элемента И, второй вход которого связан с триггером считывания, а выход— с нервым входом четвертого элемента ИЛИ, выход которого соединен с формирователя,ми отрицательных линейных токов и второй вход которого соединен с выходом четвертого элемента, второй вход которого подсоединен к выходу триггера записи и второму входу пятого элемента И, выход которого связан с формирователями положительных линейных токов. Второй выход триггера разрушения записи соединен с третьим входом первого элемента И, а выход первого эле мента ИЛИ соединен с первым входом триггера считывания, второй вход которого подключен к выходу третьего элемента ИЛИ, а второй вход третьего элемента ИЛИ связан с выходом третьего элемента И.

На чертеже показана схема полупостоянного запоминающего устройства.

Предлагаемое устройство содержит блок управления 1,на который могут подаваться входные сигналы «Запуск», «Счнтывание апись», «Уст. «О». Блок управления l соединен одним из выходов, во-первых. с первым элементом И 2, второй вход которого соединен с вторым выходом блока управления 1 и с вторым элементом И 3, а выход— с первым элементом ИЛИ 4, н, во-вторых, с первым входом третьего элемента И 5, второй вход которого соединен с третьим выходом блока управления 1 и с одним из входов триггера записи 6. Четвертый выход блока управления подсоединен к второму входу второго элемента И 3, выход которого подключен к другому входу триггер- записи 6 и входу первого счетчика 7. Олин из выходов счетчика 7 соединен с первыми входами четвертого и пятого элементов И 8 и 9, а другой выход с первым счетчиком 10, выход которого подключен к первому входу триггера разрушения записи 11 и первому входу блока задержки 12, второй вход которого соединен с выходом шестого элемента И 13. Шестой элемент И !3 связан с первым выходом второго счетчика 14, с выходом триггера разрушения записи 11 и с первым входом седьмого элемента И 15, второй вход которого соединен с первым выходом блока задержки 12. Блок задержки 12 также связан со счетчиком !4, подсоединенным, в свою очередь, к третьему элементу ИЛИ 16, и с восьмым элементом И 17.

Второй вход восьмого элемента И 17 связан с триггером считывания 18, а выход — с первым входом четвертого элемента ИЛИ

19, выход которого соединен с формирователями отрицательных линейных токов 20.

Выход пятого элемента И 9 подключен к формирователям положительных линейных токов 21, связанных как и формирователи отрицательных линейных токов 20 с накопителем 22. Выход триггера записи 6 связан с четвертым и пятым элементами И 8 и 9, а выход седьмого элемента И 15 — с входом первого элемента ИЛИ 4. Третий выход блока управления 1 подсоединен к первому входу второго элемента ИЛИ 23, второй вход которого подключен к второму счетчику импульсов 14, а выход — к триггеру разрушения 11.

В режиме записи работа предлагаемого полупостоянного запоминающего устройства существенно отличается от известного, так как после записи необходимой информации производится некоторое количество опросов выбранной запоминающей ячейки, определяемое вторым счетчиком 14 и приводящее к стабилизации выходных сигналов «О» и «1» на входе усилителей воспроизведения.

При этом, усилители воспроизведения сигнала закрыты, выходные сигналы «О» и,«l» не усиливаются и на выход полупостоянного . запоминающего устройства не поступают.

$ф

1$

3О

$5

4О

4$

$O

Ь

В режиме записи из внешних устройств на блок управления 1 поступают сигналы

«Запуск», «Считывание-Запись» и «Уст. «О».

Сигнал «Уст. «О» устанавливает в требуемое состояние схемы блока управления 1, в состояние «О» триггер записи 6 и через третий элемент И 5 и третий элемент ИЛИ 16 в нулевое состояние — триггер считывания 18, а также через второй элемент ИЛИ 23 в нулевое состояние — триггер разрушения записи 11. После этого сигнал опроса, вырабатываемый по сигналу «Запуск», устанавли вает через второй элемент И 3, управляемый по второму входу потенциалом с блока управления I, в состояние «l» триггер записи 6, разрешающий работу четвертого и пятого элементов И 8 и 9 и запускает первый счетчик 7. Импульсы записи со схемы формирования пачки импульсов при записи 7 поочередно через четвертый элемент И 8 и четвертый элемент ИЛИ 19 н пятый элемент,И 9. запускают формирователи положительных и отрицательных линейных токов

21 и 20. По выбранной ячейке накопителя 22 протекают двуполярные импульсы тока, которые при совпадении с соответствующими разрядными импульсами тока производят запись информации. После окончания процесса записи информации первый счетчик !

О устанавливает в состояние «1» триггер разрушения записи 11 и запускает блок задержки 12, сигнал с которого через седьмой элемент И 5, открытый разрешающим потенциалом с триггера разрушения записи 11, и через первый элемент ИЛИ 4 устанавливает в состояние «1» триггер считывания 18. Через некоторое время, необходимое для затухания переходных процессов после записи, сигнал с другого выхода блока задержки 12 проходит через восьмой элемент

И 17, открытый потенциалом с триггера считывания 18, и через четвертый элемент. ИЛИ

19 запускает формирователь отрицательных токов 21. По выбранной ячейке накопителя

22 протекает однополярный ток считывания, н на усилители воспроизведения поступают выходные сигналы «1» и «О», но не усиливаются нми ввиду отсутствия строба с блока управления I. Через время достаточное для завершения процесса считывания, сигнал поступает на второй счетчик 14 для счета количества импульсов считывания н через шестой элемент И 13, открытый потенциалом с триггера разрушения записи 11, снова на блок задержки 12, который вырабатывает второй импульс считывания и т. д., Выборатка импульсов считывания будет продолжаться до тех пор, пока не произойдет переполнение второго счетчика 14, и сигнал с него через элемент ИЛИ 23 не установит в состояние «О» триггер разрушения

1l, потенциал с которого запретит прохож дение импульсов через шестой элемент И 13

Одновременно сигнал переполнения со счет чика 14 через третий элемент ИЛИ 16 уста

765875

1О

З5 ео

Формула изобретения

55 7 навливает в состояние «0» триггер считывания 18.

В режиме считывания работа предлагаемого полупостоянного запоминающего устройства практически ничем не отличается от работы известного, за исключением того, что сигнал установки в «1» триггера считывания 18 с блока управления не может пройти через первый элемент И 2 до тех пор, пока продолжаются внутренние циклы считывания после записи и находится в состоянии «!» триггер разрушения 11, потенциал с которого подается на первый элемент И 2.

Таким образом, после каждой записи производится некоторое количество считываний информации, только что записанное в выбранную ячейку накопителя 22. Цикл внутреннего считывания может регулировать- 5 ся с помощью блока задержки 12, а количество циклов — с помощью второго счетчика !

4. Считанные, выходные сигналы «!» и «0» не усиливаются усилителями воспроизведения. Через некоторое количество внутренних считываний (обычно три-пять раз) выходные сигналы стабилизируются и становятся такими же, как и после многократного считывания обращения, что при обычном считывании не приводит к искажениям сигналов и нарушениям работоспособности при первых считываниях.

Использование данного полупостоянного запоминающего устройства с введенными в него триггером разрушения записи счетчиками, блоком задержки, элементами И и элементами ИЛИ, позволяющими стабилизировать выходной сигнал для всех циклов считывания (первых и последующих), выгодно отличает его от существующих устройств, так как упрощается схема усилителей воспроизведения, увеличивается быстродействие, упрощается временное стробирование.

Все это значительно упрощает конструирование блоков памяти, повышает надежность работы полупостоянных запоминающих устройств и расширяет диапазон . их работы.

Полупостоянное запоминающее устройство, содержащее блок управления, триггер считывания, триггер записи, накопитель, соединенный с формирователями положительных и отрицательных линейных токов, отличающееся тем, что, с целью повышения надежности, быстродействия и расширения области устойчивой работы, в него введены триггер разрушения записи, счетчики, блок задержки, элементы И, элементы ИЛИ, причем первый выход блока управления соединен с одним из входов первого элемента

И с первым входом третьего элемента И, второй вход которого соединен с вторым выходом блока управления и с первым входом второго элемента И, а выход подключен к первому входу первого элемента ИЛИ, второй вход которого соединен с третьим выходом блока управления, связанным также . с одним из входов триггера записи и первым входом второго элемента ИЛИ, четвертый выход блока управления подсоединен к второму входу второго элемента И, выход которого подключен к другому входу триггера записи и к первому входу первого счетчика, один выход которого соединен с первы ми входами четвертого и пятого элементов И, а другой выход — с вторым входом первого счетчика, выход которого подключен к первому входу триггера разрушения записи и первому входу блока задержки, второй вход которого соединен с выходом шестого элемента И, первый вход которого связан с первым выходом второго счетчика, а

его второй вход связан с одним из выходов триггера разрушения записи и первым входом седьмого элемента И, второй вход которого соединен с первым выходом блока задержки, второй выход которого связан с входом второго счетчика, второй выход которого подсоединен к первому входу третьего элемента ИЛИ и к второму входу второго элемента ИЛИ, а третий выход блока задержки соединен с первым входом восьмого элемента И, второй вход которого связан с триггером считывания, а выход — с первым входом четвертого элемента ИЛИ, выход которого соединен с формирователями отрицательных линейных токов, а второй вход четвертого элемента ИЛИ соединен с выходом четвертого элемента И, второй вход которого подсоединен к выходу триггера записи и второму входу пятого элемента И, выход которого связан с формирователями положительных линейных токов, причем второй выход триггера разрушения записи соединен с третьим входом первого элемента И, а выход первого элемента ИЛИ соединен с первым входом триггера считывания, второй вход которого подключен к выходу третьего элемента ИЛИ, а второй вход третьего элемента ИЛИ связан с выходом третьего элемента И.

Источники информации, принятые во внимание при экспертизе!. Бардиж В. В. Магнитные элементы цифровых вычислительных машин. N., «Энергия», !967, с. 337-352.

2. Шигин А. Г., Дерюгин А. А. Цифровые вычислительные машины. М., «Энергия», 1975, с. 214 — 230.

3. Иванов А. М. и др. Вопросы построения магнитно-электронных сменных блоков

ППЗУ с электрической записью информации на ферритовых линейках, тезисы докл. конф.

ЗУ-76, Тбилиси, 1976 (прототип), 765875

Составитель В. Гордонова

Редактор Е. Гончар Техред К. Шуфрич Корректор Г. Назарова

Заказ 65 I 8/48 Тираж 662 Подписное

ВНИИПИ Государственного комитета СССР по делам изобретений и открытий

113035, Москва, ж — 35, Раушская наб., д. 4/5

Филиал ППП еПатентэ, г. Ужгород, ул. Проектная, 4